JPS58114B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JPS58114B2 JPS58114B2 JP50042862A JP4286275A JPS58114B2 JP S58114 B2 JPS58114 B2 JP S58114B2 JP 50042862 A JP50042862 A JP 50042862A JP 4286275 A JP4286275 A JP 4286275A JP S58114 B2 JPS58114 B2 JP S58114B2
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- JP
- Japan
- Prior art keywords
- power supply
- circuit
- memory circuit
- voltage
- main power
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
Description
【発明の詳細な説明】
本発明はキャッシュレジスタのメモリシステムや電子機
器等における情報データーを一定期間保持するメモリ装
置に関するもので、特に使用する主電源がオフした際電
池駆動によって低電力消費を可能とする外、情報データ
を破壊されずに一定期間蓄積する。
器等における情報データーを一定期間保持するメモリ装
置に関するもので、特に使用する主電源がオフした際電
池駆動によって低電力消費を可能とする外、情報データ
を破壊されずに一定期間蓄積する。
従来からメモリ内容の長時間保持が可能な素子として相
補形ＭＯ８（Ｃ／ＭＯ３）メモリが知られている。
補形ＭＯ８（Ｃ／ＭＯ３）メモリが知られている。
この１ビツトメモリセル回路を第１図に示したが、この
メモリはＣ／ＭＯ８を採用しているので、静止状態でビ
ットあたりのリーク電流はＩｎＡ程度である。
メモリはＣ／ＭＯ８を採用しているので、静止状態でビ
ットあたりのリーク電流はＩｎＡ程度である。
したがって１０２４ビツトＣ／ ＭＯ５−ＲＡＭ （Ｒ
ａｎｄｕｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では静止時
のリーク電流が１μＡ位と甚だしく小さい。
ａｎｄｕｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では静止時
のリーク電流が１μＡ位と甚だしく小さい。
これはバッテリ数本でメモリ内容を保持できる程度のも
のである。
のである。
第１図のＣ／ＭＯ８−ＲＡＭからなるメモリ回路部１を
第２図のように接続して用いるとする。
第２図のように接続して用いるとする。
図におけるダイオードＤ１．Ｄ２は第１の主電源２（例
えば交流から作られる直流電源）６Ｖと第２電源として
の乾電池４．５Ｖ３との切替えを行う切換え回路を構成
する素子である。
えば交流から作られる直流電源）６Ｖと第２電源として
の乾電池４．５Ｖ３との切替えを行う切換え回路を構成
する素子である。
又スイッチ５ｗ１５がオンであるとシステム全体は主電
源２で動作しており、Ａ点の電圧ＶＤＤ１は６Ｖとなり
Ｂ点の電圧Ｖ Ｄ Ｄ ２はダイオドＤ１の順方向降下
電圧を０．５Ｖとすると５．５Ｖとなる。
源２で動作しており、Ａ点の電圧ＶＤＤ１は６Ｖとなり
Ｂ点の電圧Ｖ Ｄ Ｄ ２はダイオドＤ１の順方向降下
電圧を０．５Ｖとすると５．５Ｖとなる。
６点の電圧は電池電圧４．５ｖ使用のためダイオードＤ
２は逆方向バイアスとなってオフとなる。
２は逆方向バイアスとなってオフとなる。
このためメモリはＢ点のＶＤＤ２電圧５．５Ｖで動作す
るし、他の周辺回路４はＡ点のＶＤＤ１電圧６Ｖで動作
する。
るし、他の周辺回路４はＡ点のＶＤＤ１電圧６Ｖで動作
する。
このような状態でデータが周辺回路４を通してメモリに
書き込まれ或は読み出される。
書き込まれ或は読み出される。
こゝで書き込まれたデータはメモリ回路部１に記憶され
る。
る。
このようなシステムでは５ｗ１５がオフになるとシステ
ム全体は電池動作となりＡ点の電圧ＶＤＤＩはフローテ
ング（実際は主電源のインピーダンスが低下し”Ｏ”レ
ベル）となり、Ｂ点の電圧ＶＤＤ２ は０点の電圧が
ダイオードＤ２の順方向降下電圧０．５ Ｖ分だけ低下
して４．０Ｖとなる。
ム全体は電池動作となりＡ点の電圧ＶＤＤＩはフローテ
ング（実際は主電源のインピーダンスが低下し”Ｏ”レ
ベル）となり、Ｂ点の電圧ＶＤＤ２ は０点の電圧が
ダイオードＤ２の順方向降下電圧０．５ Ｖ分だけ低下
して４．０Ｖとなる。
従ってメモリ回路部１はＢ点のＶＤＤ２電圧４．ＯＶで
動作する。
動作する。
この他の周辺回路４はＡ点の電圧ＶＤＤ１ がフローテ
ング（実際は”０”レベル）のため動作しない。
ング（実際は”０”レベル）のため動作しない。
このような時、メモリ回路部１の入力（例えばデータ入
力、読み出し／書き込み入力、チップセレクト入力、ア
ドレス入力等）は開放又は短絡となるためメモリ内容が
破壊される。
力、読み出し／書き込み入力、チップセレクト入力、ア
ドレス入力等）は開放又は短絡となるためメモリ内容が
破壊される。
これを避けるには抵抗Ｒ１をＢ点とメモリ回路部１０入
力端子間に挿入し、入力を一定電圧の”１″レベル（例
えばＢ点の電圧）にバイアスしている。
力端子間に挿入し、入力を一定電圧の”１″レベル（例
えばＢ点の電圧）にバイアスしている。
但しメモリ回路部１０入力を”０”レベルにバイアスす
る必要のある場合は第２図中破線で示す如く入力−接地
間に抵抗Ｒ１に比し小さな抵抗値をもつ抵抗Ｒ０を挿入
する。
る必要のある場合は第２図中破線で示す如く入力−接地
間に抵抗Ｒ１に比し小さな抵抗値をもつ抵抗Ｒ０を挿入
する。
抵抗Ｒ１が受動素子であり、周辺回路４の出力が″０″
レベルであると、Ｖ Ｄ Ｄ ２ →抵抗Ｒ１→トラン
ジスタＱ２ （または抵抗Ｒ２）→接地と電流が流れて
電力を損失する。
レベルであると、Ｖ Ｄ Ｄ ２ →抵抗Ｒ１→トラン
ジスタＱ２ （または抵抗Ｒ２）→接地と電流が流れて
電力を損失する。
従ってメモリ回路部１にＣ／ＭＯ８−ＲＡＭを採用して
電池駆動化を計り、消費電力を極少にしようとしても抵
抗Ｒ１などを通じての消費電流による電力損失が生じて
電池の寿命が短かくなり、更に電池による電源オフ時の
情報データ記憶は破壊され価値のないものとなる。
電池駆動化を計り、消費電力を極少にしようとしても抵
抗Ｒ１などを通じての消費電流による電力損失が生じて
電池の寿命が短かくなり、更に電池による電源オフ時の
情報データ記憶は破壊され価値のないものとなる。
更に又電源オン時にも抵抗Ｒ１による電力損失があるた
め、省エネルギ化のさまたげになる。
め、省エネルギ化のさまたげになる。
本発明はこのような欠点を除去した新規なメモリ装置を
提供するものである。
提供するものである。
すなわち本発明のメモリ装置は、第１主電源電圧または
第２電源電圧が電源端子に供給されるメモリ回路部と、
通常は第１主電源電圧が上記メモリ回路部に供給され、
第１主電源が切れたときに第２電源電圧が上記メモリ回
路部の電源端子に供給されるように第１主電源電圧と第
２電源電圧とを切換える切換え回路と、上記主電源に接
続され上記メモリ回路部の入力端子に信号を供給する周
辺回路と、上記主電源電圧がメモリ回路部の電源端子に
供給されているときは上記周辺回路の出力信号に応じて
メモリ回路部の動作を行なわせ、主電源電圧がメモリ回
路部の電源端子に供給されなくなるとメモリ回路部の入
力端子を強制的に所定のレベルにバイアスしてメモリ回
路部の記憶情報の破壊を防止させるバイアス回路とを具
備し、上記バイアス回路は、前記第１主電源電圧を検知
する電圧検知部と、この電圧検知部に接続され前記第１
主電源電圧の状態を記憶する記憶回路と、この記憶回路
に蓄積された情報に応じて前記メモリ回路の入力端子に
バイアス動作を行なうスイッチ回路から構成されている
ことを特徴とするメモリ装置である。
第２電源電圧が電源端子に供給されるメモリ回路部と、
通常は第１主電源電圧が上記メモリ回路部に供給され、
第１主電源が切れたときに第２電源電圧が上記メモリ回
路部の電源端子に供給されるように第１主電源電圧と第
２電源電圧とを切換える切換え回路と、上記主電源に接
続され上記メモリ回路部の入力端子に信号を供給する周
辺回路と、上記主電源電圧がメモリ回路部の電源端子に
供給されているときは上記周辺回路の出力信号に応じて
メモリ回路部の動作を行なわせ、主電源電圧がメモリ回
路部の電源端子に供給されなくなるとメモリ回路部の入
力端子を強制的に所定のレベルにバイアスしてメモリ回
路部の記憶情報の破壊を防止させるバイアス回路とを具
備し、上記バイアス回路は、前記第１主電源電圧を検知
する電圧検知部と、この電圧検知部に接続され前記第１
主電源電圧の状態を記憶する記憶回路と、この記憶回路
に蓄積された情報に応じて前記メモリ回路の入力端子に
バイアス動作を行なうスイッチ回路から構成されている
ことを特徴とするメモリ装置である。
次に第３図〜第５図を参照して本発明を説明する。
各図中間−の回路単位体は同一符号で説明する。
第３図は本発明のメモリ装置の結線図である。
メモリ回路部３１が、第１のインバータ３９と抵抗４０
及び第２のインバータ４１を介して周辺回路３４と接続
されている。
及び第２のインバータ４１を介して周辺回路３４と接続
されている。
周辺回路３４は主電源３２に接続されｖＤＤｌ 電圧を
与えられる。
与えられる。
一方メモリ回路部３１はダイオードＤ１ を介して主電
源３２に接続されＶＤＤ２ 電圧を与えられている。
源３２に接続されＶＤＤ２ 電圧を与えられている。
このＶＤＤ２電圧端子はダイオードＤ２を介して第２電
源としての電池３３にも接続されている。
源としての電池３３にも接続されている。
これらのダイオードＤ１．Ｄ２は主電源と電池電源の切
換え回路３０を構成する。
換え回路３０を構成する。
またメモリ回路部３１と周辺回路３４を接続する第１の
インバータ３９は、ｖＤＤｌ 電圧端子から、第２のイ
ンバータ４１はＶ Ｄ Ｄ ２電圧端子から電力供給を
受けている。
インバータ３９は、ｖＤＤｌ 電圧端子から、第２のイ
ンバータ４１はＶ Ｄ Ｄ ２電圧端子から電力供給を
受けている。
以上の構成により、主電源３２がオン状態にあるとき、
すなわちスイッチ３５が閉じている場合には、周辺回路
３４とメモリ回路部３１がそれぞれ主電源３２から電力
供給を受けて、データの書き込みや読み出しを行なう。
すなわちスイッチ３５が閉じている場合には、周辺回路
３４とメモリ回路部３１がそれぞれ主電源３２から電力
供給を受けて、データの書き込みや読み出しを行なう。
この時、主電源３２は、電池３３に比べて電圧が高いた
めダイオードＤ２は逆バイアスされ、電池３３は働らか
ない。
めダイオードＤ２は逆バイアスされ、電池３３は働らか
ない。
一方、主電源３２が働らかなくなった場合、すなわちス
イッチ３５がＯＦＦした場合は、電池３３からメモリ回
路部３１に電力が供給され、蓄１積されたデータを保持
するようになっている。
イッチ３５がＯＦＦした場合は、電池３３からメモリ回
路部３１に電力が供給され、蓄１積されたデータを保持
するようになっている。
このように主電源３２が働らかない場合、メモリ回路部
３１への周辺回路３４からの入力が不定となって、メモ
リ回路内のデータを破壊するのを防ぐため、入力電位を
固定するために次に述べるような構成が設けられている
。
３１への周辺回路３４からの入力が不定となって、メモ
リ回路内のデータを破壊するのを防ぐため、入力電位を
固定するために次に述べるような構成が設けられている
。
以下にこの構成をバイアス回路という。
すなわち、電圧検知部３６がＶＤＤ１電圧端子に接続さ
れており、主電源３２の動作状態を検知する。
れており、主電源３２の動作状態を検知する。
この電圧検知部３６は記憶回路３７に接続され、主電源
３２がＯＮかＯＦＦかの情報を与える。
３２がＯＮかＯＦＦかの情報を与える。
記憶回路３７ではこの情報に応じてスイッチ回路３８を
制御して、主電源３２がＯＦＦしている場合はメモリ回
路への入力を接地レベルに固定する。
制御して、主電源３２がＯＦＦしている場合はメモリ回
路への入力を接地レベルに固定する。
これらのバイアス回路は、主電源３２がＯＦＦのときに
電池３３による電力供給を受けて動作するようにＶＤＤ
２電圧端子に接続されている。
電池３３による電力供給を受けて動作するようにＶＤＤ
２電圧端子に接続されている。
以上の構成により主電源３２が動作しなくなった場合に
も電池３３によりメモリ内容が安定した状態で保持され
るようになっている。
も電池３３によりメモリ内容が安定した状態で保持され
るようになっている。
次に第４図を用いて本発明の一実施例を説明する。
全体の構成は先に説明した通りであるので、とくにバイ
アス回路について詳述する。
アス回路について詳述する。
まず、電圧検知部３６では、ＶＤＤ１電圧端子と接地端
子との間に第１の抵抗４２とツェナーダイオード４３と
第２の抵抗４４を直列に接続する。
子との間に第１の抵抗４２とツェナーダイオード４３と
第２の抵抗４４を直列に接続する。
またツェナーダイオード４３と第２の抵抗４４との間に
トランジスタ４５０ベースを接続する。
トランジスタ４５０ベースを接続する。
このトランジスタ４５のコレクタは、第３の抵抗４６を
介してＶＤＤ２電圧端子に接続され、エミッタは接地さ
れる。
介してＶＤＤ２電圧端子に接続され、エミッタは接地さ
れる。
以上の構成により、主電源３２が動作状態にあり、第１
の抵抗４２の電圧降下とツェナーダイオード４３の逆電
圧特性によって決まるある一定レベル以上の電圧が与え
られていれば、ＶＤＤ１電圧端子から接地側に電流が流
れトランジスタ４５にベース電流を供給するので、トラ
ンジスタ４５はＯＮ状態になる。
の抵抗４２の電圧降下とツェナーダイオード４３の逆電
圧特性によって決まるある一定レベル以上の電圧が与え
られていれば、ＶＤＤ１電圧端子から接地側に電流が流
れトランジスタ４５にベース電流を供給するので、トラ
ンジスタ４５はＯＮ状態になる。
第２の抵抗４４は大きな抵抗値をもつため、流れる電流
は小さい。
は小さい。
この時トランジスタ４５のコレクタは、Ｌｏｗレベルと
なり、記憶回路３７に“０”レベルの信号を送る。
なり、記憶回路３７に“０”レベルの信号を送る。
一方、スイッチ３５がＯＦＦし、ＶＤＤ１電圧端子が一
定レベル以下になると、ツェナーダイオード４３がＯＦ
Ｆし、トランジスタ４５のベースはほぼ接地電位となっ
てトランジスタ４５もＯＦＦとなる。
定レベル以下になると、ツェナーダイオード４３がＯＦ
Ｆし、トランジスタ４５のベースはほぼ接地電位となっ
てトランジスタ４５もＯＦＦとなる。
このためトランジスタ４５のコレクタは、はぼｖＤＤ２
電圧によりＨｉｇｈレベルとなり、記憶回路３７に”１
”レベルの信号を送る。
電圧によりＨｉｇｈレベルとなり、記憶回路３７に”１
”レベルの信号を送る。
次に記憶回路３７を説明する。
この回路は２つのＮＡＮＤ回路４７，４８により構成さ
れたＲ−Ｓフリップフロップ回路となっている。
れたＲ−Ｓフリップフロップ回路となっている。
２つの入力端子のうち第１のＮＡＮＤ回路４７に接続さ
れた入力端子は前記電圧検知部３６の出力端子と接続さ
れ、もう一方の第２ＯＮＡＮＤ回路４８に接続された入
力端子は接地されている。
れた入力端子は前記電圧検知部３６の出力端子と接続さ
れ、もう一方の第２ＯＮＡＮＤ回路４８に接続された入
力端子は接地されている。
この構成により、電圧検知部３６からの信号が゛１″レ
ベルの場合は、第１のＮＡＮＤ回路４７より゛０″レベ
ルが出力され、入力信号が°Ｏ”レベルの場合は”１”
レベルの信号が出力される。
ベルの場合は、第１のＮＡＮＤ回路４７より゛０″レベ
ルが出力され、入力信号が°Ｏ”レベルの場合は”１”
レベルの信号が出力される。
このＲ−Ｓフリップフロップ回路は、ＶＤＤ２電圧端子
より電力供給されて駆動される。
より電力供給されて駆動される。
次に、スイッチ回路３８を説明する。
メモリ回路３１と周辺回路３４を接続するデータ入力線
と、接地間を高速スイッチ素子５１によって接続する。
と、接地間を高速スイッチ素子５１によって接続する。
この高速スイッチ素子５１はＣＭＯＳトランスファーゲ
ートによって構成されている。
ートによって構成されている。
ＣＭＯＳトランスファーゲートのＮチャンネル側のゲー
トには、前記記憶回路３７からの信号を第３のインバー
タ４９を介して入力させ、Ｐチャンネル側のゲートには
、前記第３のインバータ４９の出力をさらに第４のイン
バータ５０を介して入力させる。
トには、前記記憶回路３７からの信号を第３のインバー
タ４９を介して入力させ、Ｐチャンネル側のゲートには
、前記第３のインバータ４９の出力をさらに第４のイン
バータ５０を介して入力させる。
以上の構成によって記憶回路からの信号が”１”レベル
、すなわち主電源動作の時は高速スイッチ素子５１はＯ
ＦＦとなり、”０”レベル、すなわち電池動作の時は高
速スイッチ素子５１はＯＮとなる。
、すなわち主電源動作の時は高速スイッチ素子５１はＯ
ＦＦとなり、”０”レベル、すなわち電池動作の時は高
速スイッチ素子５１はＯＮとなる。
スイッチがＯＮになるとデータ入力線は接地され第２の
インバータ４１を介したメモリ回路３１への入力はＨｉ
ｇｈレベルに固定される。
インバータ４１を介したメモリ回路３１への入力はＨｉ
ｇｈレベルに固定される。
この時、もし周辺回路３４から第１のインバータ３９を
介して入力してきた信号がＨｉｇｈレベルにあったとし
ても、抵抗４０によって、データ入力線は十分接地レベ
ルに保つことができる。
介して入力してきた信号がＨｉｇｈレベルにあったとし
ても、抵抗４０によって、データ入力線は十分接地レベ
ルに保つことができる。
以上述べたように本実施例では、主電源が動作しなくな
った時も、メモリ回路に保持されたデータを安定した状
態で保持することができる。
った時も、メモリ回路に保持されたデータを安定した状
態で保持することができる。
また、電池動作時には、バイアス回路はすべて電池動作
となるが、これらはすべてＣＭＯ８回路を駆動するもの
であるため、消費電力は極めて小さい。
となるが、これらはすべてＣＭＯ８回路を駆動するもの
であるため、消費電力は極めて小さい。
また、電源の動作状態を記憶回路で記憶するため、電源
からのノイズによる障害がなく、極めて安定した状態で
データを保持することができる。
からのノイズによる障害がなく、極めて安定した状態で
データを保持することができる。
次に第５図を用いて、第２の実施例を説明する。
この実施例では、第１の実施例におけるスイッチ回路３
８をバイポーラトランジスタを用いて構成している。
８をバイポーラトランジスタを用いて構成している。
すなわちバイポーラトランジスタ５４のコレクタが、周
辺回路３４とメモリ回路３１を接続するデータ入力線に
接続されている。
辺回路３４とメモリ回路３１を接続するデータ入力線に
接続されている。
またこのトランジスタ５４のエミッタは接地されている
。
。
トランジスタ５４０ベースは、抵抗５３とインバータ５
２を介して、記憶回路３７の出力端子に接続されている
。
２を介して、記憶回路３７の出力端子に接続されている
。
第１の実施例で説明したものと同じ構成により主電源３
２の動作時には、この記憶回路３７より”１”レベルの
信号が出力され、インバータ５２によって”０”レベル
となりトランジスタ５４０ベースはＬｏｗ レベルとな
るため、トランジスタ５４はＯＦＦする。
２の動作時には、この記憶回路３７より”１”レベルの
信号が出力され、インバータ５２によって”０”レベル
となりトランジスタ５４０ベースはＬｏｗ レベルとな
るため、トランジスタ５４はＯＦＦする。
この場合周辺回路３４とメモリ回路３１との間で通常の
データ書き込み・読み出しが行なわれる。
データ書き込み・読み出しが行なわれる。
一方、主電源３２が動作しなくなると、記憶回路３７の
出力は０”レベルとなり、インバータ５２を介したトラ
ンジスタ５４のベース電圧はＨｉｇｈレベルトナリトラ
ンジスタ５４はＯＮする。
出力は０”レベルとなり、インバータ５２を介したトラ
ンジスタ５４のベース電圧はＨｉｇｈレベルトナリトラ
ンジスタ５４はＯＮする。
この場合データ入力線は接地され、インバータ４１を介
したメモリ回路３１への入力電圧はＨｉｇｈレベルに固
定される。
したメモリ回路３１への入力電圧はＨｉｇｈレベルに固
定される。
以上述べたように、本実施例では、主電源が正常に動作
している時は、低消費電力でデータの書き込み、読み出
しを行なうことができ、主電源が動作しなくなった時に
は、電池電力によって記憶されたデータを保持するとと
もに、データ入力線を一定のレベルに固定して内容が破
壊されないようにすることができる。
している時は、低消費電力でデータの書き込み、読み出
しを行なうことができ、主電源が動作しなくなった時に
は、電池電力によって記憶されたデータを保持するとと
もに、データ入力線を一定のレベルに固定して内容が破
壊されないようにすることができる。
第１図は一般的な相補形ＭＯ８メモリの１ビツトメモリ
セルを示す回路図、第２図はこれを適用した従来のメモ
リ装置の結線図、第３図は本発明のメモリ装置の結線図
、第４図及至第５図は本発明の一実施例を示す回路図で
ある。 ３２……第１主電源、３３……第２電源、３１……メモ
リ回路部、３０……切換え回路、３４……周辺回路、３
６……電圧検知部、３７……記憶回路、３８……スイッ
チ回路。
セルを示す回路図、第２図はこれを適用した従来のメモ
リ装置の結線図、第３図は本発明のメモリ装置の結線図
、第４図及至第５図は本発明の一実施例を示す回路図で
ある。 ３２……第１主電源、３３……第２電源、３１……メモ
リ回路部、３０……切換え回路、３４……周辺回路、３
６……電圧検知部、３７……記憶回路、３８……スイッ
チ回路。
Claims (1)
- １ 第１主電源電圧または第２電源電圧が電源端子に供
給されるメモリ回路部と、通常は第１主電源電圧が上記
メモリ回路部に供給され、第１主電源が切れたときに第
２電源電圧が上記メモリ回路部の電源端子に供給される
ように第１主電源電圧と第２電源電圧とを切換える切換
え回路と、上記主電源に接続され上記メモリ回路部の入
力端子に信号を供給する周辺回路と、上記主電源電圧が
メモリ回路部の電源端子に供給されているときは上記周
辺回路の出力信号に応じてメモリ回路部の動作を行なわ
せ、主電源電圧がメモリ回路部の電源端子に供給されな
くなるとメモリ回路部の入力端子を強制的に所定のレベ
ルにバイアスしてメモリ回路部の記憶情報の破壊を防止
させるバイアス回路とを具備し、上記バイアス回路は、
前記第１主電源電圧を検知する電圧検知部と、この電圧
検知部に接続され前記第１主電源電千の状態を記憶する
記憶回路と、この記憶回路に蓄積された情報に応じて前
記メモリ回路の入力端子にバイアス動作を行なうスイッ
チ回路から構成されていることを特徴とするメモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50042862A JPS58114B2 (ja) | 1975-04-10 | 1975-04-10 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50042862A JPS58114B2 (ja) | 1975-04-10 | 1975-04-10 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51117836A JPS51117836A (en) | 1976-10-16 |
| JPS58114B2 true JPS58114B2 (ja) | 1983-01-05 |
Family
ID=12647830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50042862A Expired JPS58114B2 (ja) | 1975-04-10 | 1975-04-10 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5390445U (ja) * | 1976-12-25 | 1978-07-24 | ||
| JPS5459232U (ja) * | 1977-09-30 | 1979-04-24 | ||
| JPS57138098A (en) * | 1981-02-19 | 1982-08-26 | Fuji Electric Co Ltd | Mis-write preventing circuit in main power supply failure |
| JPS57189029U (ja) * | 1981-05-25 | 1982-11-30 | ||
| JPS5984613U (ja) * | 1982-11-25 | 1984-06-07 | 日本電気ホームエレクトロニクス株式会社 | 電源回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192132A (ja) * | 1975-02-10 | 1976-08-12 |
-
1975
- 1975-04-10 JP JP50042862A patent/JPS58114B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192132A (ja) * | 1975-02-10 | 1976-08-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51117836A (en) | 1976-10-16 |
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