JPH0547874B2 - - Google Patents
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- Publication number
- JPH0547874B2 JPH0547874B2 JP61217320A JP21732086A JPH0547874B2 JP H0547874 B2 JPH0547874 B2 JP H0547874B2 JP 61217320 A JP61217320 A JP 61217320A JP 21732086 A JP21732086 A JP 21732086A JP H0547874 B2 JPH0547874 B2 JP H0547874B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- power supply
- external power
- terminal
- input
- Prior art date
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- 230000005611 electricity Effects 0.000 description 9
- 230000003068 static effect Effects 0.000 description 9
- 230000006378 damage Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Description
【発明の詳細な説明】
〔概 要〕
外部電源端子およびカード端子をそなえ、該外
部電源端子に外部電源電圧が印加されていない場
合に該カードに搭載されたメモリを強制的に非書
込状態となす回路手段をそなえているメモリカー
ドであつて、該メモリカードが外部電源（システ
ム電源）から抜かれている時および外部電源が切
れている時に、仮に外界から静電気、ノイズ信号
等のストレスが加わつたような場合にも、該メモ
リにおけるデータを確実に保持し、データ破壊を
起す可能性が完全に阻止されている。
部電源端子に外部電源電圧が印加されていない場
合に該カードに搭載されたメモリを強制的に非書
込状態となす回路手段をそなえているメモリカー
ドであつて、該メモリカードが外部電源（システ
ム電源）から抜かれている時および外部電源が切
れている時に、仮に外界から静電気、ノイズ信号
等のストレスが加わつたような場合にも、該メモ
リにおけるデータを確実に保持し、データ破壊を
起す可能性が完全に阻止されている。
本発明はメモリカードに関し、特にキヤツシユ
カード等に使用され高速読出しを行わせるのに適
したメモリカードに関する。
カード等に使用され高速読出しを行わせるのに適
したメモリカードに関する。
従来この種のメモリカードにおいて、内部電池
によつてメモリの情報を保持させるには、該メモ
リを負論理で動作させる場合、該メモリに設けら
れているチツプセレクト信号用の端子（端子）
の電位を所定のレベル以上に維持しておくことが
必要である。すなわちこの場合、外部電源が切れ
て該メモリへの供給電源が内部電池側に切り換つ
たとしても、該端子のレベルが該所定値以下
に一時期でもなければ、そのとき該メモリがアク
テイブ状態となり、内部電池から電流が消費され
て電池寿命を短縮し、またそのとき仮に該メモリ
におけるライトイネーブル信号用の端子（WE端
子）の電位も該所定値以下となつていれば、該メ
モリへの誤書込みが行われてデータ破壊を起す危
険がある。
によつてメモリの情報を保持させるには、該メモ
リを負論理で動作させる場合、該メモリに設けら
れているチツプセレクト信号用の端子（端子）
の電位を所定のレベル以上に維持しておくことが
必要である。すなわちこの場合、外部電源が切れ
て該メモリへの供給電源が内部電池側に切り換つ
たとしても、該端子のレベルが該所定値以下
に一時期でもなければ、そのとき該メモリがアク
テイブ状態となり、内部電池から電流が消費され
て電池寿命を短縮し、またそのとき仮に該メモリ
におけるライトイネーブル信号用の端子（WE端
子）の電位も該所定値以下となつていれば、該メ
モリへの誤書込みが行われてデータ破壊を起す危
険がある。
またメモリカードが外部電源（システム電源）
から抜かれている時に、該CS端子等は上述した
ように所定のレベル以上に維持されてフローテイ
ングという不安定な状態になつているので、外界
から静電気、ノイズ信号等のストレスが加わつた
場合には、やはりデータ破壊を起す可能性が大き
いという問題点がある。
から抜かれている時に、該CS端子等は上述した
ように所定のレベル以上に維持されてフローテイ
ングという不安定な状態になつているので、外界
から静電気、ノイズ信号等のストレスが加わつた
場合には、やはりデータ破壊を起す可能性が大き
いという問題点がある。
本発明はかかる問題点を解決するためになされ
たもので、該メモリカードが外部電源（システム
電源）から抜かれている時、あるいは該外部電源
が切れている時に、仮に外界から静電気、ノイズ
信号等のストレスが加わつたような場合にも、該
メモリにおけるデータを確実に保持し、データ破
壊を起す可能性が完全に阻止されている。
たもので、該メモリカードが外部電源（システム
電源）から抜かれている時、あるいは該外部電源
が切れている時に、仮に外界から静電気、ノイズ
信号等のストレスが加わつたような場合にも、該
メモリにおけるデータを確実に保持し、データ破
壊を起す可能性が完全に阻止されている。
かかる問題点を解決するために、本発明におい
ては、メモリが搭載されるとともに、外部電源電
圧が入力される外部電源端子、ライトイネーブル
信号が入力される第１のカード端子、およびチツ
プセレクト信号が入力される第２カード端子をそ
なえたメモリカードであつて、 該外部電源電圧が抵抗R1，R2によつて分圧さ
れた分圧点の電位と該第１のカード端子の電位が
抵抗R3，R4によつて分圧された分圧点の電位と
が入力されるCMOS型集積回路により形成され
た第１のナンドゲートと、該外部電源電圧が抵抗
R1，R2によつて分圧された分圧点の電位と該第
２のカード端子の電位が抵抗R5，R6によつて分
圧された分圧点の電位とが入力されるCMOS型
集積回路により形成された第２のナンドゲートと
が設けられ、該第１および第２のナンドゲートの
出力信号が上記メモリの各メモリ端子に入力され
ることを特徴とするメモリカードが提供される。
ては、メモリが搭載されるとともに、外部電源電
圧が入力される外部電源端子、ライトイネーブル
信号が入力される第１のカード端子、およびチツ
プセレクト信号が入力される第２カード端子をそ
なえたメモリカードであつて、 該外部電源電圧が抵抗R1，R2によつて分圧さ
れた分圧点の電位と該第１のカード端子の電位が
抵抗R3，R4によつて分圧された分圧点の電位と
が入力されるCMOS型集積回路により形成され
た第１のナンドゲートと、該外部電源電圧が抵抗
R1，R2によつて分圧された分圧点の電位と該第
２のカード端子の電位が抵抗R5，R6によつて分
圧された分圧点の電位とが入力されるCMOS型
集積回路により形成された第２のナンドゲートと
が設けられ、該第１および第２のナンドゲートの
出力信号が上記メモリの各メモリ端子に入力され
ることを特徴とするメモリカードが提供される。
上記構成によれば、該メモリカードが外部電源
（システム電源）から抜かれている時、あるいは
該外部電源が切れている時には、該メモリに搭載
されたメモリを強制的に非書込状態すなわちスタ
ンドバイ状態とし、したがつて仮に外界から静電
気、ノイズ信号等のストレスが加わつたような場
合にも、該メモリにおけるデータを確実に保持
し、データ破壊を起す可能性が完全に阻止され
る。
（システム電源）から抜かれている時、あるいは
該外部電源が切れている時には、該メモリに搭載
されたメモリを強制的に非書込状態すなわちスタ
ンドバイ状態とし、したがつて仮に外界から静電
気、ノイズ信号等のストレスが加わつたような場
合にも、該メモリにおけるデータを確実に保持
し、データ破壊を起す可能性が完全に阻止され
る。
第１図は本発明の１実施例としてのメモリカー
ドの構成を示す回路図であつて、Ｅは内部電池、
Ｓは外部電源端子、I1，Ioはカード端子であつ
て、該端子I1からはライトイネーブル信号WEが
入力されて該メモリＭの入力端子I′1に供給され、
該端子Ioからはチツプセレクト信号CSが入力さ
れて該メモリＭの入力端子I′oに供給される。
ドの構成を示す回路図であつて、Ｅは内部電池、
Ｓは外部電源端子、I1，Ioはカード端子であつ
て、該端子I1からはライトイネーブル信号WEが
入力されて該メモリＭの入力端子I′1に供給され、
該端子Ioからはチツプセレクト信号CSが入力さ
れて該メモリＭの入力端子I′oに供給される。
Tr1はベースとコレクタとが短絡されたトラン
ジスタであつてダイオードとして機能し、外部電
源（システム電源）が入つている場合に内部電池
側がカツトオフされる。またTr2はベースとコレ
クタとが短絡されたトランジスタであつてダイオ
ードとしての機能し、外部電源（システム電源）
が切れた場合に該外部電源側がカツトオフされ
る。Ｃはノイズ防止用コンデンサである。
ジスタであつてダイオードとして機能し、外部電
源（システム電源）が入つている場合に内部電池
側がカツトオフされる。またTr2はベースとコレ
クタとが短絡されたトランジスタであつてダイオ
ードとしての機能し、外部電源（システム電源）
が切れた場合に該外部電源側がカツトオフされ
る。Ｃはノイズ防止用コンデンサである。
N1，N2はナンドゲートであつて該各ナンドゲ
ートN1，N2の一方の入力端子には外部電源端子
Ｓから入力される外部電源電圧が抵抗R1，R2に
よつて分圧され、その分圧点の電位が入力され
る。またナンドゲートN1の他方の入力端子には
カード端子I1から入力されるライトイネーブル信
号WEが抵抗R3を介して入力され、該ナンドゲー
トN1への入力点は抵抗R4を介して接地される。
一方、ナンドゲートN2の他方の入力端子にはカ
ード端子Ioから入力されるチツプセレクト信号
CSが抵抗R5を介して入力され、該ナンドゲート
N2への入力点は抵抗R6を介して接地される。
ートN1，N2の一方の入力端子には外部電源端子
Ｓから入力される外部電源電圧が抵抗R1，R2に
よつて分圧され、その分圧点の電位が入力され
る。またナンドゲートN1の他方の入力端子には
カード端子I1から入力されるライトイネーブル信
号WEが抵抗R3を介して入力され、該ナンドゲー
トN1への入力点は抵抗R4を介して接地される。
一方、ナンドゲートN2の他方の入力端子にはカ
ード端子Ioから入力されるチツプセレクト信号
CSが抵抗R5を介して入力され、該ナンドゲート
N2への入力点は抵抗R6を介して接地される。
したがつて外部電源電圧が外部電源端子Ｓに印
加されたときには、該点の電位はハイレベルと
され、したがつてチツプセレクト信号CSがハイ
レベルとなればナンドゲートN2の出力側がロウ
レベルとなつて該メモリＭがアクテイブの状態と
なり、更にライトイネーブル信号WEもハイレベ
ルとなればナンドゲートN1の出力側もロウレベ
ルとなつて該メモリＭが書込状態となる。
加されたときには、該点の電位はハイレベルと
され、したがつてチツプセレクト信号CSがハイ
レベルとなればナンドゲートN2の出力側がロウ
レベルとなつて該メモリＭがアクテイブの状態と
なり、更にライトイネーブル信号WEもハイレベ
ルとなればナンドゲートN1の出力側もロウレベ
ルとなつて該メモリＭが書込状態となる。
一方、該メモリカードが外部電源（システム電
源）から抜かれている時および該外部電源が切れ
た時には、該の電位（ナンドゲートN1，N2の
一方の入力信号）がロウレベルとなり、したがつ
てカード端子I1，Ioから入力される各信号のレベ
ル如何に拘らず、該ナンドゲートN1，N2の出力
側の電位すなわちメモリＭの入力端子I′1，I′oに
入力される信号レベルは強制的にハイレベルとさ
れ、該メモリＭをスタンドバイの状態として、内
部電池から流れる電流による電力消費を防ぐとと
もに、仮にハイレベルの静電気又はノイズ信号が
該カード端子から混入した場合にも、該メモリＭ
がスタンドバイの状態とされることによつてメモ
リデータが確実に保持されデータ破壊が確実に防
止される。
源）から抜かれている時および該外部電源が切れ
た時には、該の電位（ナンドゲートN1，N2の
一方の入力信号）がロウレベルとなり、したがつ
てカード端子I1，Ioから入力される各信号のレベ
ル如何に拘らず、該ナンドゲートN1，N2の出力
側の電位すなわちメモリＭの入力端子I′1，I′oに
入力される信号レベルは強制的にハイレベルとさ
れ、該メモリＭをスタンドバイの状態として、内
部電池から流れる電流による電力消費を防ぐとと
もに、仮にハイレベルの静電気又はノイズ信号が
該カード端子から混入した場合にも、該メモリＭ
がスタンドバイの状態とされることによつてメモ
リデータが確実に保持されデータ破壊が確実に防
止される。
なお上述したナンドゲートN1，N2は通常
CMOSの集積回路で構成されているが、該外部
電源端子Ｓおよび各カード端子I1，Ioから各ナン
ドゲートN1，N2に入力される，および点
の電位は、それぞれ１対の抵抗R1，R2；R3，
R4；およびR5，R6による抵抗分割によつてレベ
ルダウンされているため、該各ナンドゲートN1，
N2のラツチアツプが防止される。
CMOSの集積回路で構成されているが、該外部
電源端子Ｓおよび各カード端子I1，Ioから各ナン
ドゲートN1，N2に入力される，および点
の電位は、それぞれ１対の抵抗R1，R2；R3，
R4；およびR5，R6による抵抗分割によつてレベ
ルダウンされているため、該各ナンドゲートN1，
N2のラツチアツプが防止される。
更に各カード端子I1，Ioから混入される静電気
やノイズ信号は各抵抗R3，R5によつて抑制され
るとともに、各抵抗R4，R6を通してアース側に
抜けるように構成されており、かかる静電気やノ
イズ信号に対する一層強力な保護が計られてい
る。
やノイズ信号は各抵抗R3，R5によつて抑制され
るとともに、各抵抗R4，R6を通してアース側に
抜けるように構成されており、かかる静電気やノ
イズ信号に対する一層強力な保護が計られてい
る。
本発明によれば、メモリカードが外部電源から
抜かれている時、あるいは該外部電源が切れてい
る時に、仮に外界から静電気あるいはノイズ信号
などのカード端子から混入したとしても、これら
の静電気やノイズ信号が該メモリ端子に侵入する
のを確実にカツトしてメモリデータの破壊を完全
に阻止することができるとともに、該メモリの消
費電力をも節約することができる。
抜かれている時、あるいは該外部電源が切れてい
る時に、仮に外界から静電気あるいはノイズ信号
などのカード端子から混入したとしても、これら
の静電気やノイズ信号が該メモリ端子に侵入する
のを確実にカツトしてメモリデータの破壊を完全
に阻止することができるとともに、該メモリの消
費電力をも節約することができる。
第１図は本発明の１実施例としてのメモリカー
ドの構成を示す回路図である。 （符号の説明）、Ｅ：内部電池、Ｓ：外部電源
端子、I1，Io：カード端子、I′1，I′o：メモリ端
子、N1，N2：ナンドゲート。
ドの構成を示す回路図である。 （符号の説明）、Ｅ：内部電池、Ｓ：外部電源
端子、I1，Io：カード端子、I′1，I′o：メモリ端
子、N1，N2：ナンドゲート。
Claims (1)
- 【特許請求の範囲】 １ メモリが搭載されるとともに、外部電源電圧
が入力される外部電源端子、ライトイネーブル信
号が入力される第１のカード端子、およびチツプ
セレクト信号が入力される第２カード端子をそな
えたメモリカードであつて、 該外部電源電圧が抵抗R1，R2によつて分圧さ
れた分圧点の電位と該第１のカード端子の電位が
抵抗R3，R4によつて分圧された分圧点の電位と
が入力されるCMOS型集積回路により形成され
た第１のナンドゲートと、該外部電源電圧が抵抗
R1，R2によつて分圧された分圧点の電位と該第
２のカード端子の電位が抵抗R5，R6によつて分
圧された分圧点の電位とが入力されるCMOS型
集積回路により形成された第２のナンドゲートと
が設けられ、該第１および第２のナンドゲートの
出力信号が上記メモリの各メモリ端子に入力され
ることを特徴とするメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61217320A JPS6373389A (ja) | 1986-09-17 | 1986-09-17 | メモリカ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61217320A JPS6373389A (ja) | 1986-09-17 | 1986-09-17 | メモリカ−ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6373389A JPS6373389A (ja) | 1988-04-02 |
| JPH0547874B2 true JPH0547874B2 (ja) | 1993-07-19 |
Family
ID=16702321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61217320A Granted JPS6373389A (ja) | 1986-09-17 | 1986-09-17 | メモリカ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6373389A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2531389B2 (ja) * | 1988-05-30 | 1996-09-04 | 凸版印刷株式会社 | 情報カ―ド |
| FR2642543B1 (fr) * | 1989-01-27 | 1991-04-05 | Gemplus Card Int | Dispositif de securite pour circuit integre |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168982A (ja) * | 1983-03-17 | 1984-09-22 | Toshiba Corp | デ−タ保護方式 |
| JPS61195480A (ja) * | 1985-02-26 | 1986-08-29 | Matsushita Electric Ind Co Ltd | Ｉｃカ−ド |
-
1986
- 1986-09-17 JP JP61217320A patent/JPS6373389A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168982A (ja) * | 1983-03-17 | 1984-09-22 | Toshiba Corp | デ−タ保護方式 |
| JPS61195480A (ja) * | 1985-02-26 | 1986-08-29 | Matsushita Electric Ind Co Ltd | Ｉｃカ−ド |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6373389A (ja) | 1988-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |