JPS6160514B2 - - Google Patents
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- Publication number
- JPS6160514B2 JPS6160514B2 JP56051411A JP5141181A JPS6160514B2 JP S6160514 B2 JPS6160514 B2 JP S6160514B2 JP 56051411 A JP56051411 A JP 56051411A JP 5141181 A JP5141181 A JP 5141181A JP S6160514 B2 JPS6160514 B2 JP S6160514B2
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- JP
- Japan
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- power supply
- voltage
- resistive element
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- 238000001514 detection method Methods 0.000 claims description 13
- 230000014759 maintenance of location Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ回路、特に低電圧データ保持
が可能なICメモリ回路に関するものである。
が可能なICメモリ回路に関するものである。
メモリ回路の応用技術として電力消費を減らす
目的で電源電圧を下げてデータ保持を行うこと、
すなわち低電圧データ保持はよく知られており、
特に主電源が遮断した時に電池でバツクアツプす
る小型のシステムにおいては一般的に行われてい
る技術である。
目的で電源電圧を下げてデータ保持を行うこと、
すなわち低電圧データ保持はよく知られており、
特に主電源が遮断した時に電池でバツクアツプす
る小型のシステムにおいては一般的に行われてい
る技術である。
ここで、この低電圧データ保持について少し詳
しく述べる。低電圧データ保持に関して、電源電
圧は２つの電圧範囲に分けられる。即ち、書き込
み又は読み出し動作が可能な第１の電圧範囲（通
常、例えば4.5〜5.5v）、及び前記の書き込み・読
み出し動作が正常には行えないがデータの保持は
可能である前記第１の電圧範囲よりも低い第２の
電圧範囲（例えば、２〜4.5v）の２つである。低
電圧データ保持の状態に移行するということは即
ち、電源電圧が前記第１の電圧範囲から前記第２
の電圧範囲に下がることである。従つて、低電圧
データ保持時には正常な書き込み・読み出し動作
が出来ないので、チツプを非選択状態にして、外
部からのノイズ等で誤書き込みや無効電力の消費
を防ぐ必要があり、通常外部制御信号であるチツ
プセレクト信号をハイレベルにしてこれを行
つている。更に、安全の為に書き込み信号も
ハイレベルにして２重に誤書き込みを防ぐことも
行われる。
しく述べる。低電圧データ保持に関して、電源電
圧は２つの電圧範囲に分けられる。即ち、書き込
み又は読み出し動作が可能な第１の電圧範囲（通
常、例えば4.5〜5.5v）、及び前記の書き込み・読
み出し動作が正常には行えないがデータの保持は
可能である前記第１の電圧範囲よりも低い第２の
電圧範囲（例えば、２〜4.5v）の２つである。低
電圧データ保持の状態に移行するということは即
ち、電源電圧が前記第１の電圧範囲から前記第２
の電圧範囲に下がることである。従つて、低電圧
データ保持時には正常な書き込み・読み出し動作
が出来ないので、チツプを非選択状態にして、外
部からのノイズ等で誤書き込みや無効電力の消費
を防ぐ必要があり、通常外部制御信号であるチツ
プセレクト信号をハイレベルにしてこれを行
つている。更に、安全の為に書き込み信号も
ハイレベルにして２重に誤書き込みを防ぐことも
行われる。
さて、ここで電源が前記第２の電圧範囲にある
場合のノイズマージンについて考えてみる。一般
的に、電源電圧が下がるにつれてノイズマージン
は減少する。第１図にチツプセレクト信号CSの
入力段の回路の一例を示す。図において、ＱP1は
ＰチヤンネルMOSトランジスタ、ＱN1はＮチヤ
ネルMOSトランジスタである。この回路のスレ
ツシヨルドレベルは大略１／２ＶCCである。第２図は 第１図の回路の動作を横軸に時間ｔをとつて示し
たものである。第２図に示すようにチツプセレク
ト信号CSのハイレベルに１／２ＶCC以下の電圧値をも つようなノイズが乗ると出力は反転し、チツプは
瞬時選択状態へ移行してしまう。この時、無効電
力の消費や誤書き込み等の不都合が生じる。そし
て、入力段のスレツシヨルドレベルはＶCCと共に
下がる即ち、ノイズマージンは減少する訳である
から、低電力消費のために電源電圧を下げれば下
げる程前記の不都合は増すというジレンマに陥い
つてしまう。
場合のノイズマージンについて考えてみる。一般
的に、電源電圧が下がるにつれてノイズマージン
は減少する。第１図にチツプセレクト信号CSの
入力段の回路の一例を示す。図において、ＱP1は
ＰチヤンネルMOSトランジスタ、ＱN1はＮチヤ
ネルMOSトランジスタである。この回路のスレ
ツシヨルドレベルは大略１／２ＶCCである。第２図は 第１図の回路の動作を横軸に時間ｔをとつて示し
たものである。第２図に示すようにチツプセレク
ト信号CSのハイレベルに１／２ＶCC以下の電圧値をも つようなノイズが乗ると出力は反転し、チツプは
瞬時選択状態へ移行してしまう。この時、無効電
力の消費や誤書き込み等の不都合が生じる。そし
て、入力段のスレツシヨルドレベルはＶCCと共に
下がる即ち、ノイズマージンは減少する訳である
から、低電力消費のために電源電圧を下げれば下
げる程前記の不都合は増すというジレンマに陥い
つてしまう。
以上の説明から明らかなように、従来、この種
のメモリ回路においては低電圧データ保持時、外
部からのノイズにより誤書き込みや無効電力の消
費等の不都合が生じるという欠点があつた。
のメモリ回路においては低電圧データ保持時、外
部からのノイズにより誤書き込みや無効電力の消
費等の不都合が生じるという欠点があつた。
このため、電源電圧が低下した時に回路を非選
択状態に移行せしめる技術が提案されている。し
かしながら、電源電圧が低下している。すなわち
バツクアツプされている時はバツクアツプ電源の
容量が一般的に小さいことから、電力消費が小さ
いことが望まれる。本発明の目的は低電圧保持時
にノイズに影響されることなく、かつ低消費電力
で動作しうるメモリ回路を提供することにある。
本発明によるメモリ回路は電源がデータ保持電圧
の最小値よりも高い所定レベル以下であることを
検知する検知手段と、前記検知手段により非選択
状態へ移行する手段とを備え、上記検知手段は一
端が電源端子に接続された抵抗性素子と、該抵抗
性素子の他端と基準電源端子との間に接続された
複数のMOSダイオードとを有し、該MOSダイオ
ードの闘値の和はほぼ上記所定レベルとなるよう
に設定され、該電源端子の電位が該所定レベル以
下の時には該抵抗性素子には電流が生じないこと
を特徴とする。
択状態に移行せしめる技術が提案されている。し
かしながら、電源電圧が低下している。すなわち
バツクアツプされている時はバツクアツプ電源の
容量が一般的に小さいことから、電力消費が小さ
いことが望まれる。本発明の目的は低電圧保持時
にノイズに影響されることなく、かつ低消費電力
で動作しうるメモリ回路を提供することにある。
本発明によるメモリ回路は電源がデータ保持電圧
の最小値よりも高い所定レベル以下であることを
検知する検知手段と、前記検知手段により非選択
状態へ移行する手段とを備え、上記検知手段は一
端が電源端子に接続された抵抗性素子と、該抵抗
性素子の他端と基準電源端子との間に接続された
複数のMOSダイオードとを有し、該MOSダイオ
ードの闘値の和はほぼ上記所定レベルとなるよう
に設定され、該電源端子の電位が該所定レベル以
下の時には該抵抗性素子には電流が生じないこと
を特徴とする。
次に、本発明の実施例につき図を用いて説明す
る。第３図は本発明の対象とするメモリ回路のブ
ロツク図である。アドレスバツフア部１、デコー
ダ部２、メモリマトリツクス部３、データ入力部
４、データ出力部５及び制御回路部６から構成さ
れる。更に、制御回路部内には電源電圧検知回路
７があり、その出力Ｒとチツプセレクト信号CS
とを入力とするNOR３０１の出力を内部チツプ
セレクト信号CS′とする。制御回路部を除く各ブ
ロツクは内部制御信号CS′，W′により制御され、
外部制御信号であるチツプセレクト信号CSがハ
イレベルの時に内部制御信号CS′がＤ―レベルと
なつてチツプは非選択状態になるよう設計されて
いる。加えるに、前記電源電圧検知回路は、電源
がデータ保持のために前記第２の電圧範囲の電圧
に下がつた時にこれを検知して検知信号Ｒを発生
し、前記NOR３０１を通して同様に内部制御信
号CS′をローレベルとしてこれによりチツプは非
選択状態になる。
る。第３図は本発明の対象とするメモリ回路のブ
ロツク図である。アドレスバツフア部１、デコー
ダ部２、メモリマトリツクス部３、データ入力部
４、データ出力部５及び制御回路部６から構成さ
れる。更に、制御回路部内には電源電圧検知回路
７があり、その出力Ｒとチツプセレクト信号CS
とを入力とするNOR３０１の出力を内部チツプ
セレクト信号CS′とする。制御回路部を除く各ブ
ロツクは内部制御信号CS′，W′により制御され、
外部制御信号であるチツプセレクト信号CSがハ
イレベルの時に内部制御信号CS′がＤ―レベルと
なつてチツプは非選択状態になるよう設計されて
いる。加えるに、前記電源電圧検知回路は、電源
がデータ保持のために前記第２の電圧範囲の電圧
に下がつた時にこれを検知して検知信号Ｒを発生
し、前記NOR３０１を通して同様に内部制御信
号CS′をローレベルとしてこれによりチツプは非
選択状態になる。
次に、本発明による検知回路の一実施例を第４
図に示す。又、その出力特性を第５図に示す。第
４図における検知手段は３段のインバータより成
り、初段のインバータ４０１は抵抗ｒ、３つのＮ
チヤネルMOSトランジスタＱN2，ＱN3，ＱN4の直
列接続、第２及び第３のインバータ４０２及び４
０３はCMOS構成となつている。すなわち、本願
発明による電源電圧レベル検出回路は第４図の４
０１で示されるように抵抗性素子ｒとMOSダイ
オードQN2〜QN4を電源間に直列に接続して構成
されるものであり、電源電圧がデータ保持状態の
レベルよりも高い時にMOSダイオードが導通
し、他方電源電圧レベルの時にはMOSダイオー
ドがオフし、電流は流れない。通常低電圧データ
保持時はバツテリー等の小容量の電源によつてデ
ータが保持される構成が採られており、この低電
圧保持時に検知回路を流れる電流が存在しないと
いうことは、このようなデータバツクアツプの態
様上きわめて重要な意義をもたらす。第６図はそ
の動作を示す特性図であり、たて軸はＮチヤネル
MOSトランジスタの闘値ＶTを単位としている。
まず、初段のインバータ４０１の出力Ａについて
みると、電源電圧ＶCCがＮチヤネルMOSトラン
ジスタＱN2，ＱN3及びＱN4の各々の闘値の和、即
ち3VTよりも小さい時は、前記ＮチヤネルMOSト
ランジスタＱN2，ＱN3及びＱN4はOFF状態にあ
り、従つて出力Ａは抵抗ｒを通してＶCCレベルに
ある。これに反して、電源電圧ＶCCが前記3VTよ
りも大きい時には、前記ＮチヤネルMOSトラン
ジスタＱN2，ＱN3及びＱN4のON抵抗値の和を抵
抗ｒの抵抗値よりも充分に小さくしておくことに
より、出力Ａのレベルは、ＮチヤネルMOSトラ
ンジスタＱN3及びＱN4をMOSダイオードとして考
えれば明らかなように、2VTとなる。次に、前記
第２のインバータ４０２について考えてみる。こ
のインバータ４０２のスレツシヨルドレベルを１／２ ＶCCとすると、このインバータ４０２の入力であ
る前記第１のインバータの出力Ａが１／２ＶCC以上で あるか以下であるかに応じて、このインバータ４
０２の出力Ｂは各々ロウレベル又はハイレベルに
なる。従つて、この第２のインバータ４０２の出
力Ｂを入力とする第３のインバータ４０３の出力
Ｒの特性が第５図に示したようになることは明ら
かである。ここで、検知信号Ｒを発生している電
源電圧範囲の最大値、即ち前記所定レベルＶRは
ＮチヤネルMOSトランジスタの闘値の４倍の値
に等しい。従つて、闘値の値を変えることによつ
て前記所定レベルＶRを任意に設定できる。又、
前記MOSトランジスタＱN3及びＱN4と同じように
MOSダイオードてして働くMOSトランジスタを
同様に直列に付加又は削除することによつても前
記所定レベルＶRは任意に設定できる。そして、
本発明の主旨を生かす意味で前記所定レベルＶR
としては前記第１の電圧範囲よりも小さく、前記
第２の電圧範囲の最小値即、データ保持電圧の最
小値よりも大きな値に設定することが望ましいこ
とは言うまでもない。
図に示す。又、その出力特性を第５図に示す。第
４図における検知手段は３段のインバータより成
り、初段のインバータ４０１は抵抗ｒ、３つのＮ
チヤネルMOSトランジスタＱN2，ＱN3，ＱN4の直
列接続、第２及び第３のインバータ４０２及び４
０３はCMOS構成となつている。すなわち、本願
発明による電源電圧レベル検出回路は第４図の４
０１で示されるように抵抗性素子ｒとMOSダイ
オードQN2〜QN4を電源間に直列に接続して構成
されるものであり、電源電圧がデータ保持状態の
レベルよりも高い時にMOSダイオードが導通
し、他方電源電圧レベルの時にはMOSダイオー
ドがオフし、電流は流れない。通常低電圧データ
保持時はバツテリー等の小容量の電源によつてデ
ータが保持される構成が採られており、この低電
圧保持時に検知回路を流れる電流が存在しないと
いうことは、このようなデータバツクアツプの態
様上きわめて重要な意義をもたらす。第６図はそ
の動作を示す特性図であり、たて軸はＮチヤネル
MOSトランジスタの闘値ＶTを単位としている。
まず、初段のインバータ４０１の出力Ａについて
みると、電源電圧ＶCCがＮチヤネルMOSトラン
ジスタＱN2，ＱN3及びＱN4の各々の闘値の和、即
ち3VTよりも小さい時は、前記ＮチヤネルMOSト
ランジスタＱN2，ＱN3及びＱN4はOFF状態にあ
り、従つて出力Ａは抵抗ｒを通してＶCCレベルに
ある。これに反して、電源電圧ＶCCが前記3VTよ
りも大きい時には、前記ＮチヤネルMOSトラン
ジスタＱN2，ＱN3及びＱN4のON抵抗値の和を抵
抗ｒの抵抗値よりも充分に小さくしておくことに
より、出力Ａのレベルは、ＮチヤネルMOSトラ
ンジスタＱN3及びＱN4をMOSダイオードとして考
えれば明らかなように、2VTとなる。次に、前記
第２のインバータ４０２について考えてみる。こ
のインバータ４０２のスレツシヨルドレベルを１／２ ＶCCとすると、このインバータ４０２の入力であ
る前記第１のインバータの出力Ａが１／２ＶCC以上で あるか以下であるかに応じて、このインバータ４
０２の出力Ｂは各々ロウレベル又はハイレベルに
なる。従つて、この第２のインバータ４０２の出
力Ｂを入力とする第３のインバータ４０３の出力
Ｒの特性が第５図に示したようになることは明ら
かである。ここで、検知信号Ｒを発生している電
源電圧範囲の最大値、即ち前記所定レベルＶRは
ＮチヤネルMOSトランジスタの闘値の４倍の値
に等しい。従つて、闘値の値を変えることによつ
て前記所定レベルＶRを任意に設定できる。又、
前記MOSトランジスタＱN3及びＱN4と同じように
MOSダイオードてして働くMOSトランジスタを
同様に直列に付加又は削除することによつても前
記所定レベルＶRは任意に設定できる。そして、
本発明の主旨を生かす意味で前記所定レベルＶR
としては前記第１の電圧範囲よりも小さく、前記
第２の電圧範囲の最小値即、データ保持電圧の最
小値よりも大きな値に設定することが望ましいこ
とは言うまでもない。
以上、述べたように、本発明によるメモリ回路
は低電圧データ保持時の外部ノイズによる誤動作
を防ぐことに関して多大な効果を有するものであ
る。
は低電圧データ保持時の外部ノイズによる誤動作
を防ぐことに関して多大な効果を有するものであ
る。
第１図は従来例における入力段の回路図、第２
図は第１図の回路のノイズマージンを示すタイミ
ング図、第３図は本発明の参考図を示す回路図、
第４図は本発明の一実施例を示す回路図、第５図
及び第６図はその特性図である。 ＱP1……ＰチヤネルMOSトランジスタ、ＱN1〜
ＱN4……ＮチヤネルMOSトランジスタ、３０１
……NOR回路、４０１，４０２，４０３……イ
ンバータ。
図は第１図の回路のノイズマージンを示すタイミ
ング図、第３図は本発明の参考図を示す回路図、
第４図は本発明の一実施例を示す回路図、第５図
及び第６図はその特性図である。 ＱP1……ＰチヤネルMOSトランジスタ、ＱN1〜
ＱN4……ＮチヤネルMOSトランジスタ、３０１
……NOR回路、４０１，４０２，４０３……イ
ンバータ。
Claims (1)
- １ 電源がデータ保持電圧の最小値よりも高い所
定レベル以下であることを検知する検知手段と、
前記検知手段により非選択状態へ移行する手段と
を備えたメモリ回路において、前記検知手段は一
端が電源端子に接続された抵抗性素子と、該抵抗
性素子の他端と基準電源端子との間に接続された
複数のMOSダイオードとを有し、該MOSダイオ
ードの閾値の和はほぼ前記所定レベルとなるよう
に設定され、該電源端子の電位が該所定レベル以
下の時には該抵抗性素子には電流が生じないこと
を特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56051411A JPS57167196A (en) | 1981-04-06 | 1981-04-06 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56051411A JPS57167196A (en) | 1981-04-06 | 1981-04-06 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57167196A JPS57167196A (en) | 1982-10-14 |
| JPS6160514B2 true JPS6160514B2 (ja) | 1986-12-20 |
Family
ID=12886184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56051411A Granted JPS57167196A (en) | 1981-04-06 | 1981-04-06 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57167196A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853775A (ja) * | 1981-09-26 | 1983-03-30 | Fujitsu Ltd | Ｉｃメモリ試験方法 |
| JPS59117776A (ja) * | 1982-12-24 | 1984-07-07 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
-
1981
- 1981-04-06 JP JP56051411A patent/JPS57167196A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57167196A (en) | 1982-10-14 |
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