JPH0514313B2 - - Google Patents
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- JPH0514313B2 JPH0514313B2 JP61218172A JP21817286A JPH0514313B2 JP H0514313 B2 JPH0514313 B2 JP H0514313B2 JP 61218172 A JP61218172 A JP 61218172A JP 21817286 A JP21817286 A JP 21817286A JP H0514313 B2 JPH0514313 B2 JP H0514313B2
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- memory
- terminal
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- 230000005611 electricity Effects 0.000 description 10
- 230000003068 static effect Effects 0.000 description 10
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- 230000006870 function Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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Description
【発明の詳細な説明】
〔概要〕
外部電源端子に印加される外部電源電圧によつ
て制御される第１のスイツチ素子および制御信号
端子に印加される制御信号電圧によつて制御され
る第２のスイツチ素子が、カード入出力端子と該
カードに搭載されたメモリ入出力端子との間に直
列に接続されていることを特徴とするメモリカー
ドであつて、該メモリカードが外部電源（システ
ム電源）から抜かれている時あるいは該メモリの
スタンドバイ時において、仮に外界から静電気、
ノイズ信号等のストレスが加わつたような場合に
も、該メモリにおけるデータを確実に保持し、デ
ータ破壊を起す可能性が完全に阻止されている。
て制御される第１のスイツチ素子および制御信号
端子に印加される制御信号電圧によつて制御され
る第２のスイツチ素子が、カード入出力端子と該
カードに搭載されたメモリ入出力端子との間に直
列に接続されていることを特徴とするメモリカー
ドであつて、該メモリカードが外部電源（システ
ム電源）から抜かれている時あるいは該メモリの
スタンドバイ時において、仮に外界から静電気、
ノイズ信号等のストレスが加わつたような場合に
も、該メモリにおけるデータを確実に保持し、デ
ータ破壊を起す可能性が完全に阻止されている。
本発明はメモリカードに関し、特にキヤツシユ
カード等に使用され高速読出しを行わせるのに適
したメモリカードに関する。
カード等に使用され高速読出しを行わせるのに適
したメモリカードに関する。
従来この種のメモリカードにおいて、内部電池
によつてメモリの情報を保持させるには、該メモ
リを負論理で動作させる場合、該メモリに設けら
れているチツプセレクト信号用の端子（端子）
の電位を所定のレベル以上に維持しておくことが
必要である。
によつてメモリの情報を保持させるには、該メモ
リを負論理で動作させる場合、該メモリに設けら
れているチツプセレクト信号用の端子（端子）
の電位を所定のレベル以上に維持しておくことが
必要である。
すなわちこの場合、外部電源が切れて該メモリ
への供給電源が内部電池側に切り換つたとして
も、該当端子のレベルが該所定値以下に一時
期でもなれば、そのとき該メモリがアクテイブ状
態となり、内部電池から電流が消費されて電池寿
命を短縮し、またそのとき仮に該メモリにおける
ライトイネーブル信号用の端子（端子）の電
位も該所定値以下となつていれば、該メモリへの
誤書込みが行われてデータ破壊を起す危険があ
る。
への供給電源が内部電池側に切り換つたとして
も、該当端子のレベルが該所定値以下に一時
期でもなれば、そのとき該メモリがアクテイブ状
態となり、内部電池から電流が消費されて電池寿
命を短縮し、またそのとき仮に該メモリにおける
ライトイネーブル信号用の端子（端子）の電
位も該所定値以下となつていれば、該メモリへの
誤書込みが行われてデータ破壊を起す危険があ
る。
またメモリカードが外部電源（システム電源）
から抜かれている時に、該端子等は上述した
ように所定のレベル以上に維持されてフローテイ
ングという不安定な状態になつているので、外界
から静電気、ノイズ信号等のストレスが加わつた
場合には、やはりデータ破壊を起す可能性が大き
いという問題点がある。
から抜かれている時に、該端子等は上述した
ように所定のレベル以上に維持されてフローテイ
ングという不安定な状態になつているので、外界
から静電気、ノイズ信号等のストレスが加わつた
場合には、やはりデータ破壊を起す可能性が大き
いという問題点がある。
〔発明が解決しようとする問題点〕
本発明はかかる問題点を解決するためになされ
たもので、該メモリカードが外部電源（システム
電源）から抜かれている時、あるいは該メモリの
待機時（スタンドバイ時）において、該メモリデ
ータの完全な保持（データ破壊の防止）と消費電
力の節約とを計つたものである。
たもので、該メモリカードが外部電源（システム
電源）から抜かれている時、あるいは該メモリの
待機時（スタンドバイ時）において、該メモリデ
ータの完全な保持（データ破壊の防止）と消費電
力の節約とを計つたものである。
かかる問題点を解決するために、本発明におい
ては、外部電源端子に印加される外部電源電圧に
よつて制御される第１のスイツチ素子および制御
信号端子に印加される制御信号電圧によつて制御
される第２のスイツチ素子がカード入出力端子と
該カードに搭載されたメモリ入出力端子との間に
直列に接続されているメモリカードが提供され
る。
ては、外部電源端子に印加される外部電源電圧に
よつて制御される第１のスイツチ素子および制御
信号端子に印加される制御信号電圧によつて制御
される第２のスイツチ素子がカード入出力端子と
該カードに搭載されたメモリ入出力端子との間に
直列に接続されているメモリカードが提供され
る。
上記構成によれば、該メモリカードの外部電源
端子が抜かれた時や該外部電源が切れたときには
該第１のスイツチ素子がオフになり、一方該メモ
リのスタンドバイ時には該第２のスイツチ素子が
オフとなる。かかる二重のスイツチ素子によるカ
ツトオフを行うことによつて、該メモリカードが
該外部電源（システム電源）から抜かれている時
や該メモリのスタンドバイ時などに、仮に外界か
ら該メモリカードに静電気あるいはノイズ信号等
が印加されても、それらの侵入を確実にカツト
し、メモリデータの破壊を起す可能性が完全に阻
止される。
端子が抜かれた時や該外部電源が切れたときには
該第１のスイツチ素子がオフになり、一方該メモ
リのスタンドバイ時には該第２のスイツチ素子が
オフとなる。かかる二重のスイツチ素子によるカ
ツトオフを行うことによつて、該メモリカードが
該外部電源（システム電源）から抜かれている時
や該メモリのスタンドバイ時などに、仮に外界か
ら該メモリカードに静電気あるいはノイズ信号等
が印加されても、それらの侵入を確実にカツト
し、メモリデータの破壊を起す可能性が完全に阻
止される。
第１図は本発明の１実施例としてのメモリカー
ドの構成を示す回路図であつて、Ｅは内部電池、
Ｓは外部電源端子、Ｂは制御信号端子であつて該
カード（メモリ）の使用時にハイレベルの制御信
号が印加される。I1，Ioはカード入出力端子であ
つて、該端子I1から例えばライトイネーブル信号
WEが入力されて該メモリＭの入出力端子I1′に供
給され、また該端子Ioからは例えばチツプセレク
ト信号が入力されて該メモリＭの入出力端子
Io′に供給される。
ドの構成を示す回路図であつて、Ｅは内部電池、
Ｓは外部電源端子、Ｂは制御信号端子であつて該
カード（メモリ）の使用時にハイレベルの制御信
号が印加される。I1，Ioはカード入出力端子であ
つて、該端子I1から例えばライトイネーブル信号
WEが入力されて該メモリＭの入出力端子I1′に供
給され、また該端子Ioからは例えばチツプセレク
ト信号が入力されて該メモリＭの入出力端子
Io′に供給される。
Tr1はベースとコレクタとが短絡されたトラン
ジスタであつてダイオードとして機能し、外部電
源（システム電源）が入つている場合に内部電池
側がカツトオフされる。またTr2はベースとコレ
クタとが短絡されたトランジスタであつてダイオ
ードとして機能し、外部電源（システム電源）が
切れた場合に該外部電源がカツトオフされる。Ｃ
はノイズ防止用コンデンサであり、またR1，R2
はプルアツプ抵抗であつて該メモリＭが負論理で
動作する場合、該メモリ入出力端子I1′，Io′をVcc
レベル（スタンドバイ状態）にプルアツプする。
なお該メモリＭが正論理で動作する場合には、該
抵抗R1，R2を通して該メモリ入出力端子I1′，
Io′をグラウンドレベルにプルダウンする。
ジスタであつてダイオードとして機能し、外部電
源（システム電源）が入つている場合に内部電池
側がカツトオフされる。またTr2はベースとコレ
クタとが短絡されたトランジスタであつてダイオ
ードとして機能し、外部電源（システム電源）が
切れた場合に該外部電源がカツトオフされる。Ｃ
はノイズ防止用コンデンサであり、またR1，R2
はプルアツプ抵抗であつて該メモリＭが負論理で
動作する場合、該メモリ入出力端子I1′，Io′をVcc
レベル（スタンドバイ状態）にプルアツプする。
なお該メモリＭが正論理で動作する場合には、該
抵抗R1，R2を通して該メモリ入出力端子I1′，
Io′をグラウンドレベルにプルダウンする。
A11，Ao1は該外部電源端子Ｓに印加される外
部電源電圧によつて制御される第１のスイツチ素
子（双方向スイツチ）であつて、該外部電源端子
Ｓに外部電源電圧が印加されたときオンとなり、
該外部電源端子Ｓが該外部電源（システム電源）
から抜かれたときオフとなる。なおTr3はコレク
タとベースとが短絡されたトランジスタであつて
ダイオードとして機能し、またR3は抵抗である。
一方、A12，Ao2は該制御信号端子Ｂに印加され
る制御信号電圧によつて制御される第２のスイツ
チ素子（双方向スイツチ）であつて、該カード入
出力端子と該メモリの入出力端子との間において
該第１のスイツチ素子A11，Ao1とそれぞれ直列
に接続され、該制御信号端子Ｂに印加される制御
信号電圧（該メモリの使用時にハイレベルとな
る）が印加されたときにオンとなり、該制御信号
電圧が印加されていないときはオフとなる。なお
R4は抵抗である。
部電源電圧によつて制御される第１のスイツチ素
子（双方向スイツチ）であつて、該外部電源端子
Ｓに外部電源電圧が印加されたときオンとなり、
該外部電源端子Ｓが該外部電源（システム電源）
から抜かれたときオフとなる。なおTr3はコレク
タとベースとが短絡されたトランジスタであつて
ダイオードとして機能し、またR3は抵抗である。
一方、A12，Ao2は該制御信号端子Ｂに印加され
る制御信号電圧によつて制御される第２のスイツ
チ素子（双方向スイツチ）であつて、該カード入
出力端子と該メモリの入出力端子との間において
該第１のスイツチ素子A11，Ao1とそれぞれ直列
に接続され、該制御信号端子Ｂに印加される制御
信号電圧（該メモリの使用時にハイレベルとな
る）が印加されたときにオンとなり、該制御信号
電圧が印加されていないときはオフとなる。なお
R4は抵抗である。
したがつていま、メモリのスタンドバイ時、制
御信号端子Ｂに印加される制御信号電圧をロウレ
ベル（あるいはカツトオフ）とすることにより、
該抵抗R4により素早く該スイツチ素子A12，Ao2
に供給される制御電圧をロウレベルに下げ、該ス
イツチ素子A12，Ao2をオフさせ、入力信号I1，Io
（チツプセレクト信号およびライトイネーブル
信号WE）をカツトオフする。
御信号端子Ｂに印加される制御信号電圧をロウレ
ベル（あるいはカツトオフ）とすることにより、
該抵抗R4により素早く該スイツチ素子A12，Ao2
に供給される制御電圧をロウレベルに下げ、該ス
イツチ素子A12，Ao2をオフさせ、入力信号I1，Io
（チツプセレクト信号およびライトイネーブル
信号WE）をカツトオフする。
更にメモリカードを抜いた時や外部電源（シス
テム電源）が切れた時には、抵抗R3により素早
く該スイツチ素子A11，Ao1に供給される制御電
圧をロウレベルに下げ、該スイツチ素子A11，
Ao1をオフさせ、このとき上記スイツチ素子A12，
Ao2もオフとなることにより、該カード入出力端
子I1，Ioと該メモリの入出力端子I1′，Io′との間
を該第１および第２のスイツチ素子により二重に
カツトオフする。したがつて、特にメモリカード
が抜かれているときなどに、仮に強力な静電気や
ノイズ信号が該カード入出力端子に印加されたと
しても、その際には、上記各スイツチ素子によつ
て二重のカツトオフがなされるので、該強力な静
電気やノイズ信号がメモリ入出力端子に侵入する
のを完全に阻止し、それによるデータ破壊を確実
に防止することができる。すなわち上記各スイツ
チ素子には、それらと並列に寄生容量（上記第１
図にはスイツチ素子A11に形成される寄生容量Cs
のみが示される）が形成されているが、上記第１
および第２の各スイツチ素子を設けることによつ
て、これらのスイツチ素子のオフ時には、該各ス
イツチ素子に形成される寄生容量が直列に接続さ
れることになり、これによつて該カード入出力端
子に印加される静電気やノイズ信号が強力なもの
であつても、該直列接続された寄生容量を通じ２
の静電気やノイズ信号の侵入は完全に不可能とな
る。
テム電源）が切れた時には、抵抗R3により素早
く該スイツチ素子A11，Ao1に供給される制御電
圧をロウレベルに下げ、該スイツチ素子A11，
Ao1をオフさせ、このとき上記スイツチ素子A12，
Ao2もオフとなることにより、該カード入出力端
子I1，Ioと該メモリの入出力端子I1′，Io′との間
を該第１および第２のスイツチ素子により二重に
カツトオフする。したがつて、特にメモリカード
が抜かれているときなどに、仮に強力な静電気や
ノイズ信号が該カード入出力端子に印加されたと
しても、その際には、上記各スイツチ素子によつ
て二重のカツトオフがなされるので、該強力な静
電気やノイズ信号がメモリ入出力端子に侵入する
のを完全に阻止し、それによるデータ破壊を確実
に防止することができる。すなわち上記各スイツ
チ素子には、それらと並列に寄生容量（上記第１
図にはスイツチ素子A11に形成される寄生容量Cs
のみが示される）が形成されているが、上記第１
および第２の各スイツチ素子を設けることによつ
て、これらのスイツチ素子のオフ時には、該各ス
イツチ素子に形成される寄生容量が直列に接続さ
れることになり、これによつて該カード入出力端
子に印加される静電気やノイズ信号が強力なもの
であつても、該直列接続された寄生容量を通じ２
の静電気やノイズ信号の侵入は完全に不可能とな
る。
第２図は、上記第１および第２のスイツチ素子
（双方向スイツチ）の１具体例を示すもので、
Q1，Q1′；Q2，Q2′；およびQ3，Q3′はそれぞれ
１対のＰチヤネルトランジスタQ1，Q2，Q3およ
びＮチヤネルトランジスタQ1′，Q2′，Q3′からな
るCMOS型のトランスフアゲート、Q4，Q4′；
Q5，Q5′；およびQ6，Q6′はそれぞれ１対のＰチ
ヤネルトランジスタQ4，Q5，Q6およびＮチヤネ
ルトランジスタQ4′，Q5′，Q6′からなるインバー
タであり、更にQ7はＮチヤネルトランジスタで
ある。
（双方向スイツチ）の１具体例を示すもので、
Q1，Q1′；Q2，Q2′；およびQ3，Q3′はそれぞれ
１対のＰチヤネルトランジスタQ1，Q2，Q3およ
びＮチヤネルトランジスタQ1′，Q2′，Q3′からな
るCMOS型のトランスフアゲート、Q4，Q4′；
Q5，Q5′；およびQ6，Q6′はそれぞれ１対のＰチ
ヤネルトランジスタQ4，Q5，Q6およびＮチヤネ
ルトランジスタQ4′，Q5′，Q6′からなるインバー
タであり、更にQ7はＮチヤネルトランジスタで
ある。
したがつていま制御信号端子Ｂからハイレベル
の制御信号が印加されたときには、該各１対のト
ランジスタQ4，Q4′；Q5，Q5′からなる各インバ
ータの出力がそれぞれロウレベルおよびハイレベ
ルとなつて各トランジスタQ1，Q2，Q3および
Q1′，Q2′，Q3′の各ゲートに印加され、該１対の
トランジスタQ1，Q1′からなる第１のトランスフ
アゲートがオンとなるとともに、該１対のトラン
ジスタQ2，Q2′およびQ3，Q3′からなる第２およ
び第３のトランスフアゲートもオンとなつて上記
第１のトランスフアゲートと並列の回路を形成
し、これによつて１対の入出力端子Ｉ／Ｏ間が低
抵抗のオン状態とされる。なおこのとき、１対の
トランジスタQ6，Q6′からなるインバータの出力
はロウレベルとなつて該Ｎチヤネルトランジスタ
Q7はオフとなり、上述したように１対の入出力
端子Ｉ／Ｏ間に第２および第３のトランスフアゲ
ートからなる並列回路が形成されることになる。
の制御信号が印加されたときには、該各１対のト
ランジスタQ4，Q4′；Q5，Q5′からなる各インバ
ータの出力がそれぞれロウレベルおよびハイレベ
ルとなつて各トランジスタQ1，Q2，Q3および
Q1′，Q2′，Q3′の各ゲートに印加され、該１対の
トランジスタQ1，Q1′からなる第１のトランスフ
アゲートがオンとなるとともに、該１対のトラン
ジスタQ2，Q2′およびQ3，Q3′からなる第２およ
び第３のトランスフアゲートもオンとなつて上記
第１のトランスフアゲートと並列の回路を形成
し、これによつて１対の入出力端子Ｉ／Ｏ間が低
抵抗のオン状態とされる。なおこのとき、１対の
トランジスタQ6，Q6′からなるインバータの出力
はロウレベルとなつて該Ｎチヤネルトランジスタ
Q7はオフとなり、上述したように１対の入出力
端子Ｉ／Ｏ間に第２および第３のトランスフアゲ
ートからなる並列回路が形成されることになる。
本発明によれば、メモリカードが外部電源から
抜かれている時、あるいは該メモリのスタンドバ
イ時などにおいて、外界から静電気あるはノイズ
信号などが該カード入出力端子に印加されたとし
ても、これらの静電気やノイズ信号が該メモリ入
出力端子に侵入するのを確実にカツトしてメモリ
データの破壊を完全に阻止することができるとと
もに、該メモリの消費電力をも節約することがで
きる。
抜かれている時、あるいは該メモリのスタンドバ
イ時などにおいて、外界から静電気あるはノイズ
信号などが該カード入出力端子に印加されたとし
ても、これらの静電気やノイズ信号が該メモリ入
出力端子に侵入するのを確実にカツトしてメモリ
データの破壊を完全に阻止することができるとと
もに、該メモリの消費電力をも節約することがで
きる。
第１図は、本発明の１実施例としてのメモリカ
ードの構成を示す回路図、第２図は、第１図にお
けるスイツチ素子（双方向スイツチ）の具体的構
成を例示する図である。 符号の説明、Ｅ…内部電池、Ｓ…外部電源端
子、Ｂ…制御信号端子、I1，Io…カード入出力端
子、I1′，Io′…メモリ入出力端子、A11，A12，
Ao1，Ao2…双方向スイツチ。
ードの構成を示す回路図、第２図は、第１図にお
けるスイツチ素子（双方向スイツチ）の具体的構
成を例示する図である。 符号の説明、Ｅ…内部電池、Ｓ…外部電源端
子、Ｂ…制御信号端子、I1，Io…カード入出力端
子、I1′，Io′…メモリ入出力端子、A11，A12，
Ao1，Ao2…双方向スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 外部電源端子に印加される外部電源電圧によ
つて制御される第１のスイツチ素子および制御信
号端子に印加される制御信号電圧によつて制御さ
れる第２のスイツチ素子が、カード入出力端子と
該カードに搭載されたメモリ入出力端子との間に
直列に接続されていることを特徴とするメモリカ
ード。 ２ 該第１および第２のスイツチ素子がそれぞれ
双方向スイツチ素子である、特許請求の範囲第１
項記載のメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218172A JPS6375889A (ja) | 1986-09-18 | 1986-09-18 | メモリカ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218172A JPS6375889A (ja) | 1986-09-18 | 1986-09-18 | メモリカ−ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6375889A JPS6375889A (ja) | 1988-04-06 |
| JPH0514313B2 true JPH0514313B2 (ja) | 1993-02-24 |
Family
ID=16715750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61218172A Granted JPS6375889A (ja) | 1986-09-18 | 1986-09-18 | メモリカ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6375889A (ja) |
-
1986
- 1986-09-18 JP JP61218172A patent/JPS6375889A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6375889A (ja) | 1988-04-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |