JP2546894B2 - クロックド同相回路 - Google Patents
クロックド同相回路Info
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- JP2546894B2 JP2546894B2 JP1140403A JP14040389A JP2546894B2 JP 2546894 B2 JP2546894 B2 JP 2546894B2 JP 1140403 A JP1140403 A JP 1140403A JP 14040389 A JP14040389 A JP 14040389A JP 2546894 B2 JP2546894 B2 JP 2546894B2
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- Japan
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- transistor
- type transistor
- conductivity type
- clocked
- transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に用いられるクロックド同
相回路に関する。
相回路に関する。
第２図は従来のクロックド同相回路の一例の回路図で
ある。クロック信号φ，によりトランジスタQ2,Q3が
オフすることで負荷容量C1の電荷を保持し得る回路であ
る。トランジスタQ2,Q3がオフ状態で負荷容量C1に蓄ら
れた電荷が放電された状態の時、Ｐチャネル型トランジ
スタのソース電極である電源にノイズが発生するとＰチ
ャネル型トランジスタQ5,Q2のゲート・ソース間電圧の
変化により、トランジスタQ5,Q6がオンとなり、負荷容
量C1に電荷が充電されて誤動作を起こす可能性がある。
また、トランジスタQ2,Q3がオフ状態で負荷容量C1に電
荷が充電された状態の時、Ｎチャネル型トランジスタQ6
のソース電極である接地にノイズが発生すると、Ｎチャ
ネル型トランジスタQ3,Q6のゲート・ソース間の電圧変
化によりトランジスタQ3,Q6がオンとなり、負荷容量C1
に蓄られた電荷が放電されて誤動作を起こす可能性があ
る。
ある。クロック信号φ，によりトランジスタQ2,Q3が
オフすることで負荷容量C1の電荷を保持し得る回路であ
る。トランジスタQ2,Q3がオフ状態で負荷容量C1に蓄ら
れた電荷が放電された状態の時、Ｐチャネル型トランジ
スタのソース電極である電源にノイズが発生するとＰチ
ャネル型トランジスタQ5,Q2のゲート・ソース間電圧の
変化により、トランジスタQ5,Q6がオンとなり、負荷容
量C1に電荷が充電されて誤動作を起こす可能性がある。
また、トランジスタQ2,Q3がオフ状態で負荷容量C1に電
荷が充電された状態の時、Ｎチャネル型トランジスタQ6
のソース電極である接地にノイズが発生すると、Ｎチャ
ネル型トランジスタQ3,Q6のゲート・ソース間の電圧変
化によりトランジスタQ3,Q6がオンとなり、負荷容量C1
に蓄られた電荷が放電されて誤動作を起こす可能性があ
る。
上述した従来のクロックド同相回路はＰチャネル型ト
ランジスタQ5のソース電極である電源にノイズが発生し
た時、トランジスタQ5,Q2がオンとなり誤動作を起こす
可能性があり、またＮチャネル型トランジスタQ6のソー
ス電極であるグランドにノイズが発生した時トランジス
タQ3,Q6がオンとなり誤動作を起こす可能性があるとい
う欠点があった。
ランジスタQ5のソース電極である電源にノイズが発生し
た時、トランジスタQ5,Q2がオンとなり誤動作を起こす
可能性があり、またＮチャネル型トランジスタQ6のソー
ス電極であるグランドにノイズが発生した時トランジス
タQ3,Q6がオンとなり誤動作を起こす可能性があるとい
う欠点があった。
本発明の目的は、これらの欠点を除き、誤動作の可能
性を少くしたクロックド同相回路を提供することにあ
る。
性を少くしたクロックド同相回路を提供することにあ
る。
本発明のクロックド同相回路の構成は、データ入力信
号をゲート入力としソース電極を電源に接続した第１の
一導電型トランジスタとクロック逆相信号をゲート入力
とする第１の逆導電型トランジスタとを直列接続し、前
記データ信号をゲート入力としソース電極を接地接続し
た第２の逆導電型トランジスタとクロック信号をゲート
入力とする第２の一導電型トランジスタとを直列接続
し、前記第１の逆導電型トランジスタのソース電極及び
前記第２の一導電型トランジスタのドレイン電極を共通
接続して出力端としたことを特徴とする。
号をゲート入力としソース電極を電源に接続した第１の
一導電型トランジスタとクロック逆相信号をゲート入力
とする第１の逆導電型トランジスタとを直列接続し、前
記データ信号をゲート入力としソース電極を接地接続し
た第２の逆導電型トランジスタとクロック信号をゲート
入力とする第２の一導電型トランジスタとを直列接続
し、前記第１の逆導電型トランジスタのソース電極及び
前記第２の一導電型トランジスタのドレイン電極を共通
接続して出力端としたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は、本発明のクロックド同相回路の一実施例の
回路図である。電源VDDをソース電極とするＮチャネル
型トランジスタQ1、このトランジスタQ1に直列接続され
ているＰチャネル型トランジスタQ2、グランドをソース
電極とするＰチャネル型トランジスタQ4、このトランジ
スタQ4に直列接続されているＮチャネル型トランジスタ
Q3で構成される。
回路図である。電源VDDをソース電極とするＮチャネル
型トランジスタQ1、このトランジスタQ1に直列接続され
ているＰチャネル型トランジスタQ2、グランドをソース
電極とするＰチャネル型トランジスタQ4、このトランジ
スタQ4に直列接続されているＮチャネル型トランジスタ
Q3で構成される。
データ信号Ａがハイの時、トランジスタQ1はオンとな
り、トランジスタQ4はオフとなる。クロック信号φがハ
イとなると、トランジスタQ2,Q3はオンとなり負荷容量C
1に電荷が充電される。そしてクロック信号φがロウに
なると、トランジスタQ2,Q3はオフとなり、負荷容量C1
の電荷は保持される。Ｐチャネル型トランジスタQ4がオ
ンしていても、そのドレイン電圧はゲート電圧より低く
ならないから、データ信号Ａがロウとなり、トランジス
タQ4がオンとなっていてもグランドに発生したノイズに
よって、トランジスタQ4のドレイン電圧がゲート電圧よ
り低くなることはなく、トランジスタQ3のソース電圧が
ゲート電圧より低くなることはない。従って、グランド
ノイズによりトランジスタQ3のソース・ゲート間の電圧
がしきい値を越えることはないので、トランジスタQ3は
オフ状態のままで、負荷容量C1の電荷が放電されるとい
う誤動作は起こさない。
り、トランジスタQ4はオフとなる。クロック信号φがハ
イとなると、トランジスタQ2,Q3はオンとなり負荷容量C
1に電荷が充電される。そしてクロック信号φがロウに
なると、トランジスタQ2,Q3はオフとなり、負荷容量C1
の電荷は保持される。Ｐチャネル型トランジスタQ4がオ
ンしていても、そのドレイン電圧はゲート電圧より低く
ならないから、データ信号Ａがロウとなり、トランジス
タQ4がオンとなっていてもグランドに発生したノイズに
よって、トランジスタQ4のドレイン電圧がゲート電圧よ
り低くなることはなく、トランジスタQ3のソース電圧が
ゲート電圧より低くなることはない。従って、グランド
ノイズによりトランジスタQ3のソース・ゲート間の電圧
がしきい値を越えることはないので、トランジスタQ3は
オフ状態のままで、負荷容量C1の電荷が放電されるとい
う誤動作は起こさない。
また、データ信号Ａがロウの時、トランジスタQ1はオ
フとなり、トランジスタQ4はオンとなる。クロック信号
φがハイとなると、トランジスタQ2,Q3はオンとなり、
負荷容量C1に蓄えられた電荷が放電される。そしてクロ
ック信号φがロウになると、トランジスタQ2,Q3はオフ
となり、負荷容量C1の電荷は保持される。Ｎチャネル型
トランジスタQ1がオンとなってもそのドレイン電圧はゲ
ート電圧より高くならないから、データ信号Ａがハイと
なりトランジスタQ1がオンとなっていても電源に発生し
たノイズによってトランジスタQ1のドレイン電圧がゲー
ト電圧より高くなることはないので、トランジスタQ2の
ソース電圧がゲート電圧より高くなることはない。従っ
て電源ノイズによりトランジスタQ2のソース・ゲート間
の電圧がしきい値を越えることはなく、トランジスタQ2
はオフ状態のままで負荷容量C1に電荷が充電されるとい
う誤動作は起こさない。
フとなり、トランジスタQ4はオンとなる。クロック信号
φがハイとなると、トランジスタQ2,Q3はオンとなり、
負荷容量C1に蓄えられた電荷が放電される。そしてクロ
ック信号φがロウになると、トランジスタQ2,Q3はオフ
となり、負荷容量C1の電荷は保持される。Ｎチャネル型
トランジスタQ1がオンとなってもそのドレイン電圧はゲ
ート電圧より高くならないから、データ信号Ａがハイと
なりトランジスタQ1がオンとなっていても電源に発生し
たノイズによってトランジスタQ1のドレイン電圧がゲー
ト電圧より高くなることはないので、トランジスタQ2の
ソース電圧がゲート電圧より高くなることはない。従っ
て電源ノイズによりトランジスタQ2のソース・ゲート間
の電圧がしきい値を越えることはなく、トランジスタQ2
はオフ状態のままで負荷容量C1に電荷が充電されるとい
う誤動作は起こさない。
このように、本発明によって電源あるいはグランドに
発生したノイズによって誤動作しないクロックド同相回
路が得られる。
発生したノイズによって誤動作しないクロックド同相回
路が得られる。
以上の説明で明かなように本発明のクロックド同相回
路は、電源あるいはグランドに発生したノイズによって
誤動作することを防ぐことができると共に、従来の回路
に比べてトランジスタ数を少なくできるという効果があ
る。
路は、電源あるいはグランドに発生したノイズによって
誤動作することを防ぐことができると共に、従来の回路
に比べてトランジスタ数を少なくできるという効果があ
る。
第１図は本発明のクロックド同相回路の一実施例の回路
図、第２図は従来のクロックド同相回路の一例の回路図
である。 Ａ……データ信号、φ……クロック信号、……クロッ
ク逆相信号、……トランジスタ出力、▲▼……
電源、C1……負荷容量、Q1,Q3,Q6,Q8……Ｎチャネル型
トランジスタ、Q2,Q4,Q5,Q7……Ｐチャネル型トランジ
スタ。
図、第２図は従来のクロックド同相回路の一例の回路図
である。 Ａ……データ信号、φ……クロック信号、……クロッ
ク逆相信号、……トランジスタ出力、▲▼……
電源、C1……負荷容量、Q1,Q3,Q6,Q8……Ｎチャネル型
トランジスタ、Q2,Q4,Q5,Q7……Ｐチャネル型トランジ
スタ。
Claims (1)
- 【請求項１】データ入力信号をゲート入力としソース電
極を電源に接続した第１の一導電型トランジスタとクロ
ック逆相信号をゲート入力とする第１の逆導電型トラン
ジスタとを直列接続し、前記データ信号をゲート入力と
しソース電極を接地接続した第２の逆導電型トランジス
タとクロック信号をゲート入力とする第２の一導電型ト
ランジスタとを直列接続し、前記第１の逆導電型トラン
ジスタのソース電極及び前記第２の一導電型トランジス
タのドレイン電極を共通接続して出力端としたことを特
徴とするクロックド同相回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140403A JP2546894B2 (ja) | 1989-06-01 | 1989-06-01 | クロックド同相回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140403A JP2546894B2 (ja) | 1989-06-01 | 1989-06-01 | クロックド同相回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036125A JPH036125A (ja) | 1991-01-11 |
| JP2546894B2 true JP2546894B2 (ja) | 1996-10-23 |
Family
ID=15267958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140403A Expired - Lifetime JP2546894B2 (ja) | 1989-06-01 | 1989-06-01 | クロックド同相回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546894B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW367231B (en) * | 1997-02-27 | 1999-08-21 | Sanyo Electric Co | Body hair trimming device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4980941A (ja) * | 1972-12-11 | 1974-08-05 | ||
| JPS5034434A (ja) * | 1973-07-30 | 1975-04-02 | ||
| JPS5634233A (en) * | 1979-08-29 | 1981-04-06 | Hitachi Ltd | Complementary level converting circuit |
| JPS59207735A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 入力回路 |
-
1989
- 1989-06-01 JP JP1140403A patent/JP2546894B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4980941A (ja) * | 1972-12-11 | 1974-08-05 | ||
| JPS5034434A (ja) * | 1973-07-30 | 1975-04-02 | ||
| JPS5634233A (en) * | 1979-08-29 | 1981-04-06 | Hitachi Ltd | Complementary level converting circuit |
| JPS59207735A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 入力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036125A (ja) | 1991-01-11 |
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