JPH07154240A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07154240A JPH07154240A JP6243716A JP24371694A JPH07154240A JP H07154240 A JPH07154240 A JP H07154240A JP 6243716 A JP6243716 A JP 6243716A JP 24371694 A JP24371694 A JP 24371694A JP H07154240 A JPH07154240 A JP H07154240A
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Abstract
(57)【要約】
【目的】 ドミノ回路において低周波時のデータ読み出
し期間中に起こる記憶ノードのリークを防ぐとともに、
消費電力の増大を抑制する。 【構成】 クロック信号によってプリチャージを行い、
ｎＭＯＳ論理回路の条件によって記憶ノードの電荷を放
電させることにより、データの読み出しを行うドミノ回
路中に設けられた電荷保持用トランジスタ５を、制御回
路１０を通したクロック信号で制御し、低周波動作時で
あってプリチャージを行わない継続時間がある所定期間
を超えたとき、電荷保持用トランジスタ５がオンとする
構成とする。これにより、低周波動作時であってもトラ
ンジスタのリークによる誤動作を防ぐため、電荷保持用
トランジスタ５を導通させて記憶ノード７の電荷を供給
保持することができる。
し期間中に起こる記憶ノードのリークを防ぐとともに、
消費電力の増大を抑制する。 【構成】 クロック信号によってプリチャージを行い、
ｎＭＯＳ論理回路の条件によって記憶ノードの電荷を放
電させることにより、データの読み出しを行うドミノ回
路中に設けられた電荷保持用トランジスタ５を、制御回
路１０を通したクロック信号で制御し、低周波動作時で
あってプリチャージを行わない継続時間がある所定期間
を超えたとき、電荷保持用トランジスタ５がオンとする
構成とする。これにより、低周波動作時であってもトラ
ンジスタのリークによる誤動作を防ぐため、電荷保持用
トランジスタ５を導通させて記憶ノード７の電荷を供給
保持することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にダイナミック形論理回路により構成されたドミノ回
路を含む半導体集積回路に関する。
特にダイナミック形論理回路により構成されたドミノ回
路を含む半導体集積回路に関する。
【０００２】
【従来の技術】図５はこの種のドミノ回路の従来例を示
す回路構成図である。このドミノ回路は、一端が電源Ｖ
DDに他端が記憶ノード７にそれぞれ接続され、ゲートに
クロック入力端子１から信号を入力するプリチャージ用
トランジスタ３と、記憶ノード７に接続された出力イン
バータ４と、電源ＶDDと記憶ノード７との間に接続さ
れ、ゲートが接地ＧＮＤに接続されている電荷保持用ト
ランジスタ５と、記憶ノード７に一端に接続され、入力
信号９の論理にしたがいオン状態またオフ状態をとるｎ
ＭＯＳ論理回路２と、ｎＭＯＳ論理回路２の記憶ノード
７に接続された一端とは異なる他端と接地ＧＮＤとの間
に接続され、ゲートはクロック入力端子１に接続された
電荷引抜き用トランジスタ６とから構成されている。
す回路構成図である。このドミノ回路は、一端が電源Ｖ
DDに他端が記憶ノード７にそれぞれ接続され、ゲートに
クロック入力端子１から信号を入力するプリチャージ用
トランジスタ３と、記憶ノード７に接続された出力イン
バータ４と、電源ＶDDと記憶ノード７との間に接続さ
れ、ゲートが接地ＧＮＤに接続されている電荷保持用ト
ランジスタ５と、記憶ノード７に一端に接続され、入力
信号９の論理にしたがいオン状態またオフ状態をとるｎ
ＭＯＳ論理回路２と、ｎＭＯＳ論理回路２の記憶ノード
７に接続された一端とは異なる他端と接地ＧＮＤとの間
に接続され、ゲートはクロック入力端子１に接続された
電荷引抜き用トランジスタ６とから構成されている。
【０００３】プリチャージ用トランジスタ３はクロック
入力端子１から入力された信号が“０”レベルのときに
ｎＭＯＳ論理回路２を電源ＶDDのレベルにプリチャージ
して出力インバータ４の出力を“０”レベルとする。ク
ロック入力端子１の信号が“１”になると、ｎＭＯＳ論
理回路２の条件がオンのとき、グランドＧＮＤに接地さ
れた電荷引抜き用トランジスタ６を介して電荷が接地Ｇ
ＮＤに放電されて出力インバータ４の出力を反転させる
ことでデータの読み出しを行っている。また、低周波動
作時にはプリチャージ用トランジスタ３のオフ状態が長
く継続すると回路に含まれるトランジスタのリークによ
って記憶ノード７の電荷が抜け、出力インバータ４の出
力が誤動作して反転してしまうので、常に弱い電荷保持
用トランジスタ５を導通させて電荷を供給している。ま
た、特開昭６３−５６０１７号に開示されている半導体
集積回路のドミノ回路では、このトランジスタのリーク
による出力インバータ４の誤動作を防ぐため、図６に示
すように電源ＶDDと電荷保持用トランジスタ５との間に
制御用トランジスタ８を挿入するとともに、電荷保持用
トランジスタ５のゲートを出力インバータ４に接続し
て、出力インバータ４の出力が“０”であるときのみ電
荷保持用トランジスタ５をオンとさせ、一方、補助制御
信号を用いて、制御用トランジスタ８を適宜にオンとさ
せることにより、出力インバータ４とｎＭＯＳ論理回路
２のプリチャージのやり直しを実行している。
入力端子１から入力された信号が“０”レベルのときに
ｎＭＯＳ論理回路２を電源ＶDDのレベルにプリチャージ
して出力インバータ４の出力を“０”レベルとする。ク
ロック入力端子１の信号が“１”になると、ｎＭＯＳ論
理回路２の条件がオンのとき、グランドＧＮＤに接地さ
れた電荷引抜き用トランジスタ６を介して電荷が接地Ｇ
ＮＤに放電されて出力インバータ４の出力を反転させる
ことでデータの読み出しを行っている。また、低周波動
作時にはプリチャージ用トランジスタ３のオフ状態が長
く継続すると回路に含まれるトランジスタのリークによ
って記憶ノード７の電荷が抜け、出力インバータ４の出
力が誤動作して反転してしまうので、常に弱い電荷保持
用トランジスタ５を導通させて電荷を供給している。ま
た、特開昭６３−５６０１７号に開示されている半導体
集積回路のドミノ回路では、このトランジスタのリーク
による出力インバータ４の誤動作を防ぐため、図６に示
すように電源ＶDDと電荷保持用トランジスタ５との間に
制御用トランジスタ８を挿入するとともに、電荷保持用
トランジスタ５のゲートを出力インバータ４に接続し
て、出力インバータ４の出力が“０”であるときのみ電
荷保持用トランジスタ５をオンとさせ、一方、補助制御
信号を用いて、制御用トランジスタ８を適宜にオンとさ
せることにより、出力インバータ４とｎＭＯＳ論理回路
２のプリチャージのやり直しを実行している。
【０００４】
【発明が解決しようとする課題】図５における従来のド
ミノ回路では、電荷保持用トランジスタ５が常に動作し
ており、電荷引抜き用トランジスタ６からの放電動作を
妨げるためデータ読み出しのスピードが遅くなり、か
つ、放電中にも常に電荷保持用トランジスタ５が動作し
て電流を供給するため、消費電力が増加するという問題
点があった。
ミノ回路では、電荷保持用トランジスタ５が常に動作し
ており、電荷引抜き用トランジスタ６からの放電動作を
妨げるためデータ読み出しのスピードが遅くなり、か
つ、放電中にも常に電荷保持用トランジスタ５が動作し
て電流を供給するため、消費電力が増加するという問題
点があった。
【０００５】図６のドミノ回路では、プリチャージ期間
以外の実行期間中、出力インバータ４の出力が“０”で
ある間はいつでも電荷保持用トランジスタ５がオンとさ
れているためトランジスタのリークの影響がない。ま
た、電荷引抜き用トランジスタ６から放電するときも制
御用トランジスタ８をオフにすることにより、電源ＶDD
から放電電流を引くこともない。しかし、電荷保持用ト
ランジスタ５が出力インバータ４の負荷となるためデー
タ読み出しのスピードが遅くなるという問題点があっ
た。
以外の実行期間中、出力インバータ４の出力が“０”で
ある間はいつでも電荷保持用トランジスタ５がオンとさ
れているためトランジスタのリークの影響がない。ま
た、電荷引抜き用トランジスタ６から放電するときも制
御用トランジスタ８をオフにすることにより、電源ＶDD
から放電電流を引くこともない。しかし、電荷保持用ト
ランジスタ５が出力インバータ４の負荷となるためデー
タ読み出しのスピードが遅くなるという問題点があっ
た。
【０００６】本発明の目的は、低周波動作時においてド
ミノ回路の読み出し時間が長くてもトランジスタのリー
クによる回路の誤動作を防ぎ、また不要な電力消費を防
止するドミノ回路を用いた半導体集積回路を提供するこ
とである。
ミノ回路の読み出し時間が長くてもトランジスタのリー
クによる回路の誤動作を防ぎ、また不要な電力消費を防
止するドミノ回路を用いた半導体集積回路を提供するこ
とである。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
の有するドミノ回路は、一端が第１の電源端子に、他端
が記憶ノードにそれぞれ接続され、ゲートにクロック入
力端子からクロック信号を入力するプリチャージ用トラ
ンジスタと、記憶ノードに接続された出力インバータ
と、記憶ノードに一端が接続され、外部から入力された
信号の所定の論理にしたがって導通状態または非導通状
態をとる論理回路と、論理回路の記憶ノードに接続され
た一端と異なる他端と第２の電源端子との間に接続さ
れ、ゲートがクロック入力端子に接続された電荷引抜き
用トランジスタと、第１の電源端子と記憶ノードとの間
に接続された電荷保持用トランジスタと、クロック入力
端子と電荷保持用トランジスタのゲートとの間に接続さ
れ、入力されたクロック信号のレベルがプリチャージ用
トランジスタを非導通状態とする継続時間が所定期間を
超えたとき、前記電荷保持用トランジスタを導通状態と
し、継続時間が所定期間以内のときは該電荷保持用トラ
ンジスタを非導通状態とする制御回路とより構成されて
いる。
の有するドミノ回路は、一端が第１の電源端子に、他端
が記憶ノードにそれぞれ接続され、ゲートにクロック入
力端子からクロック信号を入力するプリチャージ用トラ
ンジスタと、記憶ノードに接続された出力インバータ
と、記憶ノードに一端が接続され、外部から入力された
信号の所定の論理にしたがって導通状態または非導通状
態をとる論理回路と、論理回路の記憶ノードに接続され
た一端と異なる他端と第２の電源端子との間に接続さ
れ、ゲートがクロック入力端子に接続された電荷引抜き
用トランジスタと、第１の電源端子と記憶ノードとの間
に接続された電荷保持用トランジスタと、クロック入力
端子と電荷保持用トランジスタのゲートとの間に接続さ
れ、入力されたクロック信号のレベルがプリチャージ用
トランジスタを非導通状態とする継続時間が所定期間を
超えたとき、前記電荷保持用トランジスタを導通状態と
し、継続時間が所定期間以内のときは該電荷保持用トラ
ンジスタを非導通状態とする制御回路とより構成されて
いる。
【０００８】本発明の別の態様によれば、上述したドミ
ノ回路がさらに、第１の電源と記憶ノードとの間で電荷
保持用トランジスタと直列にリーク補償制御トランジス
タを有し、該リーク補償制御トランジスタのゲートが出
力インバータの出力に接続されている。
ノ回路がさらに、第１の電源と記憶ノードとの間で電荷
保持用トランジスタと直列にリーク補償制御トランジス
タを有し、該リーク補償制御トランジスタのゲートが出
力インバータの出力に接続されている。
【０００９】さらに、本発明の別の態様によれば、上述
した２つの態様のそれぞれについて、ドミノ回路から制
御回路を除いたブロックの複数個が縦続接続されて集合
ブロックを形成し、各ブロック共通の制御回路が１段の
ブロックのクロック入力端子とすべてのブロックの電荷
保持用トランジスタのゲートとの間に接続され、入力さ
れたクロック信号のレベルが各ブロックのプリチャージ
用トランジスタを非導通状態とする継続時間が所定期間
を超えたとき、電荷保持用トランジスタを導通状態と
し、継続時間が所定期間以内のときは該電荷保持用トラ
ンジスタを非導通状態としている。
した２つの態様のそれぞれについて、ドミノ回路から制
御回路を除いたブロックの複数個が縦続接続されて集合
ブロックを形成し、各ブロック共通の制御回路が１段の
ブロックのクロック入力端子とすべてのブロックの電荷
保持用トランジスタのゲートとの間に接続され、入力さ
れたクロック信号のレベルが各ブロックのプリチャージ
用トランジスタを非導通状態とする継続時間が所定期間
を超えたとき、電荷保持用トランジスタを導通状態と
し、継続時間が所定期間以内のときは該電荷保持用トラ
ンジスタを非導通状態としている。
【００１０】
【作用】本発明は上述したような構成のドミノ回路を用
いることにより、低周波動作の場合でプリチャージ用ト
ランジスタのオフ状態が長く継続し、あるいは、低周波
動作の場合でプリチャージ用トランジスタのオフ状態が
長く継続し、かつ、実際に記憶ノードからの電荷のリー
クが心配されるとき、制御回路を用いて適宜にプリチャ
ージのやり直しを実行できるので誤動作の恐れがなくな
る。また、論理回路による放電時においても、制御回路
により電荷保持用トランジスタをオフとすることによ
り、電源から放電電流を引くことを防止することができ
る。
いることにより、低周波動作の場合でプリチャージ用ト
ランジスタのオフ状態が長く継続し、あるいは、低周波
動作の場合でプリチャージ用トランジスタのオフ状態が
長く継続し、かつ、実際に記憶ノードからの電荷のリー
クが心配されるとき、制御回路を用いて適宜にプリチャ
ージのやり直しを実行できるので誤動作の恐れがなくな
る。また、論理回路による放電時においても、制御回路
により電荷保持用トランジスタをオフとすることによ
り、電源から放電電流を引くことを防止することができ
る。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１（ａ）は本発明の半導体集積回路の有
するドミノ回路の第１の実施例の構成を示すブロック図
である。
するドミノ回路の第１の実施例の構成を示すブロック図
である。
【００１３】本実施例の基本的な構成は上述した図５の
従来例のものと同様であり、同一番号、同一名称の構成
要素はそれぞれ図５の構成要素に対応する機能を有して
いる。ただし、本実施例の場合、電荷保持用トランジス
タ５のゲートは接地ＧＮＤに接続されず、クロック入力
端子１と電荷保持用トランジスタ５のゲートとの間に本
願の特徴である制御回路１０を有している。
従来例のものと同様であり、同一番号、同一名称の構成
要素はそれぞれ図５の構成要素に対応する機能を有して
いる。ただし、本実施例の場合、電荷保持用トランジス
タ５のゲートは接地ＧＮＤに接続されず、クロック入力
端子１と電荷保持用トランジスタ５のゲートとの間に本
願の特徴である制御回路１０を有している。
【００１４】制御回路１０は図１（ｂ）に示すように、
クロック入力端子１から入力される信号の周期が通常時
の周期の場合、その出力Ｃは“１”レベルを継続する。
クロック入力端子１から入力される信号の周期が延び
て、図１（ｃ）に示すようにプリチャージ用トランジス
タ３のオフ時間が時間Ｔ0 を超過すると制御回路１０の
出力Ｃは“０”レベルに転じ、クロック入力端子１から
入力される信号が再び“０”レベルとなって回路のプリ
チャージ期間に入ると制御回路１０の出力Ｃは“１”レ
ベルに反転する。このような制御回路１０は積分回路を
用いて容易に形成することが可能である。
クロック入力端子１から入力される信号の周期が通常時
の周期の場合、その出力Ｃは“１”レベルを継続する。
クロック入力端子１から入力される信号の周期が延び
て、図１（ｃ）に示すようにプリチャージ用トランジス
タ３のオフ時間が時間Ｔ0 を超過すると制御回路１０の
出力Ｃは“０”レベルに転じ、クロック入力端子１から
入力される信号が再び“０”レベルとなって回路のプリ
チャージ期間に入ると制御回路１０の出力Ｃは“１”レ
ベルに反転する。このような制御回路１０は積分回路を
用いて容易に形成することが可能である。
【００１５】次に本実施例の動作を説明する。
【００１６】クロック入力端子１から入力された信号が
“０”レベルのとき、プリチャージ用トランジスタ３に
よってｎＭＯＳ論理回路２と出力インバータ４との入力
側の記憶ノード７は電源ＶDDのレベルにプリチャージさ
れ、クロック入力端子１からの信号が“１”レベルのと
き、プリチャージ用トランジスタ３はオフとされてｎＭ
ＯＳ論理回路２の条件によって接地ＧＮＤに接続された
電荷引抜き用トランジスタ６を介して記憶ノード７から
電荷が引抜かれる。また、出力インバータ４の入力部の
電荷保持用トランジスタ５は制御回路１０によって動作
を制御される。この制御回路１０は上述したように通常
動作時には図１（ｂ）に示すように出力Ｃが“１”レベ
ルに保持されたまま動かないため、電荷保持用トランジ
スタ５はオンとされない。また、低周波で動作させたと
きは、制御回路１０の出力Ｃは図１（ｃ）に示すように
信号の“１”レベルが時間Ｔ0 より長くなったときに
“１”レベルから“０”レベルに変化する。したがっ
て、出力Ｃが“０”レベルになったときに電荷保持用ト
ランジスタ５がオンすることとなり、記憶ノード７への
電荷の供給が行われる。このような動作を行う制御回路
１０と電荷保持用トランジスタ５を設けることで、低周
波動作時のみに起こる記録ノード７のリークを通常動作
時のスピードに影響を与えずに防止することが可能とな
る。また、通常動作時には、電荷保持用トランジスタ５
より電荷が供給されることがないので無駄な消費電力の
増大も防ぐことができる。
“０”レベルのとき、プリチャージ用トランジスタ３に
よってｎＭＯＳ論理回路２と出力インバータ４との入力
側の記憶ノード７は電源ＶDDのレベルにプリチャージさ
れ、クロック入力端子１からの信号が“１”レベルのと
き、プリチャージ用トランジスタ３はオフとされてｎＭ
ＯＳ論理回路２の条件によって接地ＧＮＤに接続された
電荷引抜き用トランジスタ６を介して記憶ノード７から
電荷が引抜かれる。また、出力インバータ４の入力部の
電荷保持用トランジスタ５は制御回路１０によって動作
を制御される。この制御回路１０は上述したように通常
動作時には図１（ｂ）に示すように出力Ｃが“１”レベ
ルに保持されたまま動かないため、電荷保持用トランジ
スタ５はオンとされない。また、低周波で動作させたと
きは、制御回路１０の出力Ｃは図１（ｃ）に示すように
信号の“１”レベルが時間Ｔ0 より長くなったときに
“１”レベルから“０”レベルに変化する。したがっ
て、出力Ｃが“０”レベルになったときに電荷保持用ト
ランジスタ５がオンすることとなり、記憶ノード７への
電荷の供給が行われる。このような動作を行う制御回路
１０と電荷保持用トランジスタ５を設けることで、低周
波動作時のみに起こる記録ノード７のリークを通常動作
時のスピードに影響を与えずに防止することが可能とな
る。また、通常動作時には、電荷保持用トランジスタ５
より電荷が供給されることがないので無駄な消費電力の
増大も防ぐことができる。
【００１７】図２は本発明の第２の実施例の構成を示
し、上述した第１の実施例の制御回路１０を除いたＮ個
のドミノ回路１２1 〜１２N を縦続接続して用いてい
る。この場合、１個の制御回路１０がＮ段に共通に用い
られ、クロック入力端子１からの信号を受けて出力Ｃを
各ドミノ回路１２1 〜１２N の電荷保持用トランジスタ
５に分配している。制御回路１０と各ドミノ回路１２1
〜１２N の個々の動作は第１の実施例と同様で、このよ
うな構成とすることでより多数の入力信号９の論理に対
応することができる。
し、上述した第１の実施例の制御回路１０を除いたＮ個
のドミノ回路１２1 〜１２N を縦続接続して用いてい
る。この場合、１個の制御回路１０がＮ段に共通に用い
られ、クロック入力端子１からの信号を受けて出力Ｃを
各ドミノ回路１２1 〜１２N の電荷保持用トランジスタ
５に分配している。制御回路１０と各ドミノ回路１２1
〜１２N の個々の動作は第１の実施例と同様で、このよ
うな構成とすることでより多数の入力信号９の論理に対
応することができる。
【００１８】次に、図３（ａ）は本発明の第３の実施例
の構成を示す図である。
の構成を示す図である。
【００１９】本実施例の基本的な構成は第１の実施例と
同様であるが、さらに、電荷保持用トランジスタ５と記
憶ノード７との間にリーク補償制御トランジスタ２０が
設けられて、リーク補償制御トランジスタ２０のゲート
は出力インバータ４の出力側に接続されている。
同様であるが、さらに、電荷保持用トランジスタ５と記
憶ノード７との間にリーク補償制御トランジスタ２０が
設けられて、リーク補償制御トランジスタ２０のゲート
は出力インバータ４の出力側に接続されている。
【００２０】図３（ｂ）は本実施例を低周波動作させた
ときのタイミングチャートである。
ときのタイミングチャートである。
【００２１】リーク補償制御トランジスタ２０は出力イ
ンバータ４の出力信号で制御されるため、プリチャージ
期間以外の実行期間中に出力インバータ４の出力が
“０”であればリーク補償制御トランジスタ２０がオン
とされる。また、電荷保持用トランジスタ５は、第１の
実施例と同様に低周波動作時にドミノ回路の読み出し時
間が時間Ｔ0 を超過したときオンとされる。したがっ
て、記憶ノード７は、電荷保持用トランジスタ５および
リーク補償制御トランジスタ２０がいずれもオン状態に
ある、すなわち、実際に記憶ノード７からの電荷リーク
の心配があるときにのみ電源ＶDDのレベルにプリチャー
ジされ、リークの影響を打ち消すことができる。
ンバータ４の出力信号で制御されるため、プリチャージ
期間以外の実行期間中に出力インバータ４の出力が
“０”であればリーク補償制御トランジスタ２０がオン
とされる。また、電荷保持用トランジスタ５は、第１の
実施例と同様に低周波動作時にドミノ回路の読み出し時
間が時間Ｔ0 を超過したときオンとされる。したがっ
て、記憶ノード７は、電荷保持用トランジスタ５および
リーク補償制御トランジスタ２０がいずれもオン状態に
ある、すなわち、実際に記憶ノード７からの電荷リーク
の心配があるときにのみ電源ＶDDのレベルにプリチャー
ジされ、リークの影響を打ち消すことができる。
【００２２】図４は本発明の第４の実施例の構成を示
し、上述した第３の実施例の制御回路１０を除いたＮ個
のドミノ回路１３1 〜１３N を縦続接続して用いてい
る。１個の制御回路１０がＮ段に共通に用いられ、クロ
ック入力端子１からの信号を受けて出力Ｃを各ドミノ回
路１３1 〜１３N の電荷保持用トランジスタ５に分配し
ている。個々の動作は第３の実施例と同様で、このよう
な構成とすることでより多数の入力信号９の論理に対応
することができる。
し、上述した第３の実施例の制御回路１０を除いたＮ個
のドミノ回路１３1 〜１３N を縦続接続して用いてい
る。１個の制御回路１０がＮ段に共通に用いられ、クロ
ック入力端子１からの信号を受けて出力Ｃを各ドミノ回
路１３1 〜１３N の電荷保持用トランジスタ５に分配し
ている。個々の動作は第３の実施例と同様で、このよう
な構成とすることでより多数の入力信号９の論理に対応
することができる。
【００２３】
【発明の効果】以上説明したように本発明は、制御回路
を用いて電荷保持用トランジスタを、低周波動作時など
データの読み出し時間が長い場合に動作させて入力側ノ
ードのプリチャージをやり直し、あるいは、さらにリー
ク補償制御トランジスタを用いて実際にリークの心配が
有るときのみプリチャージをやり直し、それ以外の通常
動作時は電荷保持用トランジスタが動作しないような構
成としたので、低周波時にドミノ回路の読み出し時間が
いかに長くても回路の誤動作や不要な消費電力の増大を
防止することができるという効果を有する。
を用いて電荷保持用トランジスタを、低周波動作時など
データの読み出し時間が長い場合に動作させて入力側ノ
ードのプリチャージをやり直し、あるいは、さらにリー
ク補償制御トランジスタを用いて実際にリークの心配が
有るときのみプリチャージをやり直し、それ以外の通常
動作時は電荷保持用トランジスタが動作しないような構
成としたので、低周波時にドミノ回路の読み出し時間が
いかに長くても回路の誤動作や不要な消費電力の増大を
防止することができるという効果を有する。
【図１】（ａ）は本発明の一実施例の有するドミノ回路
の構成を示す回路図、（ｂ）は本実施例を通常動作させ
たときのタイミングチャート、（ｃ）は本実施例を低周
波動作させたときのタイミングチャートである。
の構成を示す回路図、（ｂ）は本実施例を通常動作させ
たときのタイミングチャート、（ｃ）は本実施例を低周
波動作させたときのタイミングチャートである。
【図２】本発明の第２の実施例の構成を示す回路図であ
る。
る。
【図３】（ａ）は本発明の第３の実施例の構成を示す回
路図、（ｂ）は本実施例を低周波動作させたときのタイ
ミングチャートである。
路図、（ｂ）は本実施例を低周波動作させたときのタイ
ミングチャートである。
【図４】本発明の第４の実施例の構成を示す回路図であ
る。
る。
【図５】ドミノ回路の従来例の回路図である。
【図６】ドミノ回路の他の従来例の回路図である。
１ クロック入力端子 ２ ｎＭＯＳ論理回路 ３ プリチャージ用トランジスタ ４ 出力インバータ ５ 電荷保持用トランジスタ ６ 電荷引抜き用トランジスタ ７ 記憶ノード ９ 入力信号 １０ 制御回路 １２1 〜１２N ドミノ回路 １３1〜１３N ドミノ回路 ２０ リーク補償制御トランジスタ
Claims (4)
- 【請求項１】 ダイナミック形論理回路により構成され
たドミノ回路を含む半導体集積回路であって、 前記ドミノ回路が、 一端が第１の電源端子に、他端が記憶ノードにそれぞれ
接続され、ゲートにクロック入力端子からクロック信号
を入力するプリチャージ用トランジスタと、 前記記憶ノードに接続された出力インバータと、 前記記憶ノードに一端が接続され、外部から入力された
信号の所定の論理にしたがって導通状態または非導通状
態をとる論理回路と、 前記論理回路の前記記憶ノードに接続された一端と異な
る他端と第２の電源端子との間に接続され、ゲートが前
記クロック入力端子に接続された電荷引抜き用トランジ
スタと、 前記第１の電源端子と前記記憶ノードとの間に接続され
た電荷保持用トランジスタと、 前記クロック入力端子と前記電荷保持用トランジスタの
ゲートとの間に接続され、入力されたクロック信号のレ
ベルが前記プリチャージ用トランジスタを非導通状態と
する継続時間が所定期間を超えたとき、前記電荷保持用
トランジスタを導通状態とし、前記継続時間が所定期間
以内のときは前記電荷保持用トランジスタを非導通状態
とする制御回路と、 よりなる半導体集積回路。 - 【請求項２】 請求項１に記載のドミノ回路のうち、プ
リチャージ用トランジスタと、出力インバータと、論理
回路と、電荷引抜き用トランジスタと、電荷保持用トラ
ンジスタとよりなる同一のブロックが複数段、縦続接続
された集合ブロックと、 １段のブロックのクロック入力端子とすべてのブロック
の電荷保持用トランジスタのゲートとの間に接続され、
入力されたクロック信号のレベルが各ブロックの前記プ
リチャージ用トランジスタを非導通状態とする継続時間
が所定期間を超えたとき、前記電荷保持用トランジスタ
を導通状態とし、前記継続時間が所定期間以内のときは
該電荷保持用トランジスタを非導通状態とする各ブロッ
ク共通の制御回路と、 よりなる半導体集積回路。 - 【請求項３】 前記ドミノ回路がさらに、 前記第１の電源と前記記憶ノードとの間で前記電荷保持
用トランジスタと直列にリーク補償制御トランジスタを
有し、該リーク補償制御トランジスタのゲートが前記出
力インバータの出力に接続されている請求項１記載の半
導体集積回路。 - 【請求項４】 請求項３に記載のドミノ回路のうち、プ
リチャージ用トランジスタと、出力インバータと、論理
回路と、電荷引抜き用トランジスタと、電荷保持用トラ
ンジスタと、リーク補償制御トランジスタとよりなる同
一のブロックが複数段、縦続接続された集合ブロック
と、 １段のブロックのクロック入力端子とすべてのブロック
の電荷保持用トランジスタのゲートとの間に接続され、
入力されたクロック信号のレベルが各ブロックの前記プ
リチャージ用トランジスタを非導通状態とする継続時間
が所定期間を超えたとき、前記電荷保持用トランジスタ
を導通状態とし、前記継続時間が所定期間以内のときは
該電荷保持用トランジスタを非導通状態とする各ブロッ
ク共通の制御回路と、 よりなる半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6243716A JP2697635B2 (ja) | 1993-10-08 | 1994-10-07 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25300793 | 1993-10-08 | ||
| JP5-253007 | 1993-10-08 | ||
| JP6243716A JP2697635B2 (ja) | 1993-10-08 | 1994-10-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154240A true JPH07154240A (ja) | 1995-06-16 |
| JP2697635B2 JP2697635B2 (ja) | 1998-01-14 |
Family
ID=26536396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6243716A Expired - Lifetime JP2697635B2 (ja) | 1993-10-08 | 1994-10-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697635B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964715A (ja) * | 1995-08-21 | 1997-03-07 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5982197A (en) * | 1996-07-04 | 1999-11-09 | Kabushiki Kaisha Toshiba | Dynamic circuit |
| WO2004102807A1 (ja) * | 2003-05-14 | 2004-11-25 | Fujitsu Limited | 電子回路の動作安定化方法及びその電子装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142057A (en) * | 1978-04-27 | 1979-11-05 | Nec Corp | Logic circuit |
| JPS6356017A (ja) * | 1986-08-26 | 1988-03-10 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1994
- 1994-10-07 JP JP6243716A patent/JP2697635B2/ja not_active Expired - Lifetime
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| US7403447B2 (en) | 2003-05-14 | 2008-07-22 | Fujitsu Limited | Method for stabilizing electronic circuit operation and electronic apparatus using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2697635B2 (ja) | 1998-01-14 |
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