JP3369897B2 - データ処理装置のキャリー回路 - Google Patents
データ処理装置のキャリー回路Info
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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Description
【０００１】
【発明の属する技術分野】本発明は、一般には情報処理
装置用の高速回路に関し、特にマイクロプロセッサ実行
ユニット用のＣＭＯＳデジタル論理回路に関するもので
ある。
装置用の高速回路に関し、特にマイクロプロセッサ実行
ユニット用のＣＭＯＳデジタル論理回路に関するもので
ある。
【０００２】
【従来の技術】特定のマイクロプロセッサ回路では、入
力信号を評価するために回路に要求される時間を軽減す
ることが重要である。このことは、マイクロプロセッサ
実行ユニットにおいて特に事実である。マイクロプロセ
ッサ実行ユニットでは、ステージ列があり、入力信号
は、評価され、１つのステージから次のステージへ送ら
れる。１つのこのようなステージは、キャリー回路であ
り、これはキャリー保存加算器（“ＣＳＡ；ｃａｒｒｙ
ｓａｖｅ ａｄｄｅｒ”）の一部である。
力信号を評価するために回路に要求される時間を軽減す
ることが重要である。このことは、マイクロプロセッサ
実行ユニットにおいて特に事実である。マイクロプロセ
ッサ実行ユニットでは、ステージ列があり、入力信号
は、評価され、１つのステージから次のステージへ送ら
れる。１つのこのようなステージは、キャリー回路であ
り、これはキャリー保存加算器（“ＣＳＡ；ｃａｒｒｙ
ｓａｖｅ ａｄｄｅｒ”）の一部である。
【０００３】図１は、従来技術のキャリー回路１００を
示す。このキャリー回路は、入力ラインｓ１，ｓ２，ｓ
３に３つのデータ入力信号ｓ１，ｓ２，ｓ３を受信し、
かつ、相補データ入力信号ｓ１ｎ，ｓ２ｎ，ｓ３ｎを受
信する。このキャリー回路は、また、ラインｒにリセッ
ト信号ｒを、ラインｒｎに相補（ｃｏｕｎｔｅｒｐａｒ
ｔ）リセット信号ｒｎを受信する。リセット信号ｒは、
ハイレベルでアクティブであり、相補リセット信号ｒｎ
はローレベルでアクティブである。キャリー回路は、ラ
インｃにキャリー信号を、ラインｃｎに相補キャリー信
号ｃｎを出力する。
示す。このキャリー回路は、入力ラインｓ１，ｓ２，ｓ
３に３つのデータ入力信号ｓ１，ｓ２，ｓ３を受信し、
かつ、相補データ入力信号ｓ１ｎ，ｓ２ｎ，ｓ３ｎを受
信する。このキャリー回路は、また、ラインｒにリセッ
ト信号ｒを、ラインｒｎに相補（ｃｏｕｎｔｅｒｐａｒ
ｔ）リセット信号ｒｎを受信する。リセット信号ｒは、
ハイレベルでアクティブであり、相補リセット信号ｒｎ
はローレベルでアクティブである。キャリー回路は、ラ
インｃにキャリー信号を、ラインｃｎに相補キャリー信
号ｃｎを出力する。
【０００４】一般に、以下の説明では、信号の相補とは
無関係に信号を記述するが、相補は存在し、キャリー回
路は相応して応答するものと理解すべきである。入力信
号ｓ１，ｓ２，ｓ３は、キャリー回路１００に対して外
部的に作成された特定のタイミング・シーケンスに従う
評価期間中、キャリー回路１００に与えられる。このタ
イミングは、図２に示される。このタイミングによれ
ば、リセット信号ｒおよび相補リセット信号ｒｎが、イ
ンアクティブになると、待機期間が開始する。次に、１
つ以上の入力信号ｓ１，ｓ２，ｓ３がアクティブになる
と、評価期間が開始する。入力信号がインアクティブに
なると、評価期間は終了する。次に、信号ｒおよびｒｎ
がアクティブになると、リセット期間が開始する。評価
期間中、データ信号ｓ１，ｓ２，ｓ３は有効であり、１
つ以上のこれらデータ信号を、キャリー回路１００によ
る評価のために、アクティブにすることができる。他の
態様では、図２に示さないが、データ信号は、特定のタ
イム・シーケンスで、キャリー回路１００に到達でき
る。
無関係に信号を記述するが、相補は存在し、キャリー回
路は相応して応答するものと理解すべきである。入力信
号ｓ１，ｓ２，ｓ３は、キャリー回路１００に対して外
部的に作成された特定のタイミング・シーケンスに従う
評価期間中、キャリー回路１００に与えられる。このタ
イミングは、図２に示される。このタイミングによれ
ば、リセット信号ｒおよび相補リセット信号ｒｎが、イ
ンアクティブになると、待機期間が開始する。次に、１
つ以上の入力信号ｓ１，ｓ２，ｓ３がアクティブになる
と、評価期間が開始する。入力信号がインアクティブに
なると、評価期間は終了する。次に、信号ｒおよびｒｎ
がアクティブになると、リセット期間が開始する。評価
期間中、データ信号ｓ１，ｓ２，ｓ３は有効であり、１
つ以上のこれらデータ信号を、キャリー回路１００によ
る評価のために、アクティブにすることができる。他の
態様では、図２に示さないが、データ信号は、特定のタ
イム・シーケンスで、キャリー回路１００に到達でき
る。
【０００５】評価期間中、キャリー回路は入力信号を評
価して、論理“ＡＮＤ／ＯＲ”機能の組合せを次のよう
に実行する。すなわち、例えば、入力信号のうちのいず
れか１つがアクティブにされるならば、キャリー回路１
００はキャリー信号ｃをアクティブにする。すなわち、
論理項において、 （ｓ１＊ｓ２）＋（ｓ１＊ｓ３）＋（ｓ２＊ｓ３） ならば、キャリー条件は満たされ、キャリー信号ｃはア
クティブになる。
価して、論理“ＡＮＤ／ＯＲ”機能の組合せを次のよう
に実行する。すなわち、例えば、入力信号のうちのいず
れか１つがアクティブにされるならば、キャリー回路１
００はキャリー信号ｃをアクティブにする。すなわち、
論理項において、 （ｓ１＊ｓ２）＋（ｓ１＊ｓ３）＋（ｓ２＊ｓ３） ならば、キャリー条件は満たされ、キャリー信号ｃはア
クティブになる。
【０００６】
【発明が解決しようとする課題】キャリー回路１００
は、必要とされる論理評価関数を実行するが、問題があ
る。というのは、ＣＳＡについて必要とされるように、
キャリー回路が数ステージにカスケード接続される場合
に、必要なシステム・サイクル・タイムを実現するに十
分な程には、キャリー回路は高速ではない。したがっ
て、従来のキャリー回路１００のようなキャリー回路の
動作速度をさらに改善する必要性が存在する。
は、必要とされる論理評価関数を実行するが、問題があ
る。というのは、ＣＳＡについて必要とされるように、
キャリー回路が数ステージにカスケード接続される場合
に、必要なシステム・サイクル・タイムを実現するに十
分な程には、キャリー回路は高速ではない。したがっ
て、従来のキャリー回路１００のようなキャリー回路の
動作速度をさらに改善する必要性が存在する。
【０００７】したがって本発明の目的は、マイクロプロ
セッサ実行ユニットにおいてデジタル論理信号を評価す
る回路動作の速度を改善することにある。
セッサ実行ユニットにおいてデジタル論理信号を評価す
る回路動作の速度を改善することにある。
【０００８】
【課題を解決するための手段】本発明によれば、前述の
目的および他の目的は、入力信号の評価に基づいて、信
号を出力するデータ処理装置の論理回路によって達成さ
れる。この論理回路は、入力信号のトリガリング組合せ
によって、出力信号をトリガするように構成された多数
のトランジスタを有している。論理回路は、また、ディ
スチャージ・トランジスタを有し、論理回路のノードを
ディスチャージする状態に切換える信号が供給される。
ノードは、出力信号をトリガするには一定レベルにディ
スチャージされなければならず、したがって、ノードが
前記一定レベル以上にチャージアップされた後に、ディ
スチャージ・トランジスタへの信号をアクティブにする
ことによって、ノードをディスチャージし、論理回路に
おける評価時間を減少させる。
目的および他の目的は、入力信号の評価に基づいて、信
号を出力するデータ処理装置の論理回路によって達成さ
れる。この論理回路は、入力信号のトリガリング組合せ
によって、出力信号をトリガするように構成された多数
のトランジスタを有している。論理回路は、また、ディ
スチャージ・トランジスタを有し、論理回路のノードを
ディスチャージする状態に切換える信号が供給される。
ノードは、出力信号をトリガするには一定レベルにディ
スチャージされなければならず、したがって、ノードが
前記一定レベル以上にチャージアップされた後に、ディ
スチャージ・トランジスタへの信号をアクティブにする
ことによって、ノードをディスチャージし、論理回路に
おける評価時間を減少させる。
【０００９】本発明は、さらに、ノードが、入力信号の
特定のノン・トリガリング組合せに対して、チャージア
ップし、ノン・トリガリング組合せの後、ノードは、入
力信号の次のトリガリング組合せのための一定レベルに
ディスチャージして、出力信号をトリガしなければなら
ない。入力信号は、評価期間中にアクティブにされ、リ
セット信号は、評価期間の間の期間中にアクティブにさ
れるので、入力信号のノン・トリガリング組合せが、第
１の評価期間中に設定され、入力信号のトリガリング組
合せが、第２の評価期間中に設定され、ディスチャージ
・トランジスタへの信号をアクティブにして、第２の評
価期間の前に、ノードをディスチャージし、第２の評価
期間中の評価時間を減少させる。
特定のノン・トリガリング組合せに対して、チャージア
ップし、ノン・トリガリング組合せの後、ノードは、入
力信号の次のトリガリング組合せのための一定レベルに
ディスチャージして、出力信号をトリガしなければなら
ない。入力信号は、評価期間中にアクティブにされ、リ
セット信号は、評価期間の間の期間中にアクティブにさ
れるので、入力信号のノン・トリガリング組合せが、第
１の評価期間中に設定され、入力信号のトリガリング組
合せが、第２の評価期間中に設定され、ディスチャージ
・トランジスタへの信号をアクティブにして、第２の評
価期間の前に、ノードをディスチャージし、第２の評価
期間中の評価時間を減少させる。
【００１０】本発明はまた、他の態様において、回路へ
入力される信号を評価する方法として実施することがで
きる。この方法によれば、回路の特定のノードをディス
チャージする状態に切換えることのできるディスチャー
ジ・トランジスタを設ける。このディスチャージ・トラ
ンジスタは、ディスチャージ・トランジスタに信号を送
ることによって切換えられ、評価期間の前にディスチャ
ージし、したがって入力信号を評価するのに回路によっ
て要求される時間を減少させる。
入力される信号を評価する方法として実施することがで
きる。この方法によれば、回路の特定のノードをディス
チャージする状態に切換えることのできるディスチャー
ジ・トランジスタを設ける。このディスチャージ・トラ
ンジスタは、ディスチャージ・トランジスタに信号を送
ることによって切換えられ、評価期間の前にディスチャ
ージし、したがって入力信号を評価するのに回路によっ
て要求される時間を減少させる。
【００１１】この方法の他の態様では、ノードは、入力
信号の特定の組合せが設定されたならば、評価期間中に
チャージアップする。入力信号のその特定の組合せに対
しては、入力信号の評価は、出力信号をトリガしない。
ディスチャージ・トランジスタは、ノードに接続され、
ノードはディスチャージ・トランジスタを経てディスチ
ャージする。
信号の特定の組合せが設定されたならば、評価期間中に
チャージアップする。入力信号のその特定の組合せに対
しては、入力信号の評価は、出力信号をトリガしない。
ディスチャージ・トランジスタは、ノードに接続され、
ノードはディスチャージ・トランジスタを経てディスチ
ャージする。
【００１２】さらに、この方法は、第１の評価期間中
に、回路に供給された入力信号を評価することによっ
て、回路内の少なくとも１つの評価トランジスタを切換
えることを企図としている。ノードは、この評価トラン
ジスタに接続され、第１の評価期間中にチャージアップ
する。また、回路内の多数の評価トランジスタは、回路
に供給される多数の入力信号をアクティブにすることに
よって、第２の評価期間中に切換えられ、ノードは、回
路の出力信号を切換えるために、トランジスタを経てデ
ィスチャージする。
に、回路に供給された入力信号を評価することによっ
て、回路内の少なくとも１つの評価トランジスタを切換
えることを企図としている。ノードは、この評価トラン
ジスタに接続され、第１の評価期間中にチャージアップ
する。また、回路内の多数の評価トランジスタは、回路
に供給される多数の入力信号をアクティブにすることに
よって、第２の評価期間中に切換えられ、ノードは、回
路の出力信号を切換えるために、トランジスタを経てデ
ィスチャージする。
【００１３】一実施例では、出力信号をアクティブにす
る評価のためには、２以上の入力信号を、アクティブに
しなければならない。さらに、回路は、２以上の出力信
号を有することができ、特定の出力信号に関係した１群
の入力信号を評価する回路に基づいて、特定の出力信号
がアクティブにされる。
る評価のためには、２以上の入力信号を、アクティブに
しなければならない。さらに、回路は、２以上の出力信
号を有することができ、特定の出力信号に関係した１群
の入力信号を評価する回路に基づいて、特定の出力信号
がアクティブにされる。
【００１４】本発明の効果は、本発明の方法および装置
を、多数のキャリー回路を有するキャリー保存加算器の
ためのキャリー回路に適用でき、したがって実行ユニッ
トにおいて、高速のサイクル・タイムを実現できる。
を、多数のキャリー回路を有するキャリー保存加算器の
ためのキャリー回路に適用でき、したがって実行ユニッ
トにおいて、高速のサイクル・タイムを実現できる。
【００１５】さらなる目的，効果，および新規な特徴
は、以下に説明され、あるいは当業者に明らかになるで
あろう。他の実施例は、本発明の趣旨と範囲内にある。
は、以下に説明され、あるいは当業者に明らかになるで
あろう。他の実施例は、本発明の趣旨と範囲内にある。
【００１６】
【発明の実施の形態】本発明の新規な特徴を明瞭に指摘
し詳述するために、当業者には明らかな情報処理装置の
ための通常の回路構成についての説明は、省略するか、
あるいは簡単に説明する。当業者は、高速回路、特にＣ
ＭＯＳデジタル論理回路の設計には詳しいものとする。
し詳述するために、当業者には明らかな情報処理装置の
ための通常の回路構成についての説明は、省略するか、
あるいは簡単に説明する。当業者は、高速回路、特にＣ
ＭＯＳデジタル論理回路の設計には詳しいものとする。
【００１７】図３は、本発明のキャリー回路３００の好
適な実施例を示す。このキャリー回路は、入力信号の評
価を高速化する特定の改良された特徴を有している。こ
のキャリー回路は、入力ラインｓ１，ｓ２，ｓ３に３つ
のデータ入力信号ｓ１，ｓ２，ｓ３を受信し、かつ、相
補データ入力信号ｓ１ｎ，ｓ２ｎ，ｓ３ｎを受信する。
この回路は、また、ラインｒにリセット信号ｒを、ライ
ンｒｎに相補リセット信号ｒｎを受信する。リセット信
号ｒは、ハイレベルでアクティブであり、相補リセット
信号ｒｎはローレベルでアクティブである。キャリー回
路は、ラインｃにキャリー信号を、ラインｃｎに相補キ
ャリー信号ｃｎを出力する。
適な実施例を示す。このキャリー回路は、入力信号の評
価を高速化する特定の改良された特徴を有している。こ
のキャリー回路は、入力ラインｓ１，ｓ２，ｓ３に３つ
のデータ入力信号ｓ１，ｓ２，ｓ３を受信し、かつ、相
補データ入力信号ｓ１ｎ，ｓ２ｎ，ｓ３ｎを受信する。
この回路は、また、ラインｒにリセット信号ｒを、ライ
ンｒｎに相補リセット信号ｒｎを受信する。リセット信
号ｒは、ハイレベルでアクティブであり、相補リセット
信号ｒｎはローレベルでアクティブである。キャリー回
路は、ラインｃにキャリー信号を、ラインｃｎに相補キ
ャリー信号ｃｎを出力する。
【００１８】キャリー回路３００の入力ラインｓ１は、
Ｎ形電界効果トランジスタ（“ＮＦＥＴ”）ＱＦ３７の
ゲートに接続されている。入力ラインｓ２は、ＮＦＥＴ
ＱＦ３４，ＱＦ３５のゲートに接続されている。入力
ラインｓ３はＮＦＥＴ ＱＦ３２，ＱＦ３３のゲートに
接続されている。
Ｎ形電界効果トランジスタ（“ＮＦＥＴ”）ＱＦ３７の
ゲートに接続されている。入力ラインｓ２は、ＮＦＥＴ
ＱＦ３４，ＱＦ３５のゲートに接続されている。入力
ラインｓ３はＮＦＥＴ ＱＦ３２，ＱＦ３３のゲートに
接続されている。
【００１９】入力ラインｓ１ｎは、Ｎ形電界効果トラン
ジスタＱＦ４３のゲートに接続されている。入力ライン
ｓ２ｎは、ＮＦＥＴ ＱＦ４０，ＱＦ４１のゲートに接
続されている。入力ラインｓ３ｎはＮＦＥＴ ＱＦ３
８，ＱＦ３９のゲートに接続されている。
ジスタＱＦ４３のゲートに接続されている。入力ライン
ｓ２ｎは、ＮＦＥＴ ＱＦ４０，ＱＦ４１のゲートに接
続されている。入力ラインｓ３ｎはＮＦＥＴ ＱＦ３
８，ＱＦ３９のゲートに接続されている。
【００２０】リセット・ラインｒは、ＮＦＥＴ ＱＲ３
６，ＱＲ４２（“電荷再配分ＦＥＴ”）およびＮＦＥＴ
ＱＲ４４，ＱＲ４５（“リセット・ディスチャージＦ
ＥＴ”）のゲートに接続されている。これらリセット・
ディスチャージＦＥＴ ＱＲ４４，ＱＲ４５のソース
は、接地されている。ＱＲ４４，ＱＲ４５のドレイン
は、それぞれノードＣＬ１，ＣＬ１ｃに接続されてい
る。
６，ＱＲ４２（“電荷再配分ＦＥＴ”）およびＮＦＥＴ
ＱＲ４４，ＱＲ４５（“リセット・ディスチャージＦ
ＥＴ”）のゲートに接続されている。これらリセット・
ディスチャージＦＥＴ ＱＲ４４，ＱＲ４５のソース
は、接地されている。ＱＲ４４，ＱＲ４５のドレイン
は、それぞれノードＣＬ１，ＣＬ１ｃに接続されてい
る。
【００２１】相補リセット・ラインｒｎは、Ｐ形ＦＥＴ
（“ＰＦＥＴ”）ＱＲ４８，ＱＲ５１（“リセットＦＥ
Ｔ”）のゲートに接続される。ラインｒまたはｒｎにゲ
ートが接続された、これらすべての４つのＦＥＴのドレ
インは、電圧源Ｖｄｄに接続されている。
（“ＰＦＥＴ”）ＱＲ４８，ＱＲ５１（“リセットＦＥ
Ｔ”）のゲートに接続される。ラインｒまたはｒｎにゲ
ートが接続された、これらすべての４つのＦＥＴのドレ
インは、電圧源Ｖｄｄに接続されている。
【００２２】キャリーラインｃは、ＰＦＥＴ ＱＳ４９
（“保持電流ＦＥＴ”）のゲートに接続され、ＮＦＥＴ
ＱＦ５４，ＰＦＥＴ ＱＦ５９のドレインに接続され
ている。ＰＦＥＴ ＱＳ４９，ＱＦ５９のソースは、電
圧源Ｖｄｄに接続されている。ＱＦ５４のソースは、接
地されている。キャリー相補ラインｃｎは、ＰＦＥＴＱ
Ｓ５０（他の“保持電流ＦＥＴ”）のゲートに接続さ
れ、ＮＦＥＴ ＱＦ５７およびＰＦＥＴ ＱＦ６０のド
レインに接続されている。ＰＦＥＴ ＱＳ５０，ＱＦ６
０のソースは、電圧源Ｖｄｄに接続されている。ＱＦ５
７のソースは、接地されている。
（“保持電流ＦＥＴ”）のゲートに接続され、ＮＦＥＴ
ＱＦ５４，ＰＦＥＴ ＱＦ５９のドレインに接続され
ている。ＰＦＥＴ ＱＳ４９，ＱＦ５９のソースは、電
圧源Ｖｄｄに接続されている。ＱＦ５４のソースは、接
地されている。キャリー相補ラインｃｎは、ＰＦＥＴＱ
Ｓ５０（他の“保持電流ＦＥＴ”）のゲートに接続さ
れ、ＮＦＥＴ ＱＦ５７およびＰＦＥＴ ＱＦ６０のド
レインに接続されている。ＰＦＥＴ ＱＳ５０，ＱＦ６
０のソースは、電圧源Ｖｄｄに接続されている。ＱＦ５
７のソースは、接地されている。
【００２３】一般項では、キャリー回路３００のＦＥＴ
は、次の機能を与える。ＮＦＥＴＱＦ３２〜ＱＦ３５，
ＱＦ３７（“ＡＮＤ／ＯＲ ＦＥＴ”または“評価ＦＥ
Ｔ”）は、入力信号ｓ１，ｓ２，ｓ３の特定の論理組合
せを評価する。ＮＦＥＴＱＦ３８〜ＱＦ４１，ＱＦ４３
（“相補ＡＮＤ／ＯＲ ＦＥＴ”または“相補評価ＦＥ
Ｔ”）は、相補入力信号ｓ１ｎ，ｓ２ｎ，ｓ３ｎの同じ
論理組合せを評価する。キャリー回路３００における他
の種々のＦＥＴは、チャージ電流，リセット信号，タイ
ミング信号の供給、および寄生容量の補償のような補助
機能を与える。これらの機能については、以下にさらに
詳細に説明する。
は、次の機能を与える。ＮＦＥＴＱＦ３２〜ＱＦ３５，
ＱＦ３７（“ＡＮＤ／ＯＲ ＦＥＴ”または“評価ＦＥ
Ｔ”）は、入力信号ｓ１，ｓ２，ｓ３の特定の論理組合
せを評価する。ＮＦＥＴＱＦ３８〜ＱＦ４１，ＱＦ４３
（“相補ＡＮＤ／ＯＲ ＦＥＴ”または“相補評価ＦＥ
Ｔ”）は、相補入力信号ｓ１ｎ，ｓ２ｎ，ｓ３ｎの同じ
論理組合せを評価する。キャリー回路３００における他
の種々のＦＥＴは、チャージ電流，リセット信号，タイ
ミング信号の供給、および寄生容量の補償のような補助
機能を与える。これらの機能については、以下にさらに
詳細に説明する。
【００２４】一般に、キャリー回路３００のノードＣＬ
２は、キャリー条件を満たす信号ｓ１，ｓ２，ｓ３の組
合せによって、グランドへプルダウンされる。同様に、
キャリー回路３００のノードＣＬ２ａは、ノット（ｎｏ
ｔ）キャリー条件を満たす信号ｓ１ｎ，ｓ２ｎ，ｓ３ｎ
の組合せによって、一般にグランドの方へプルダウンさ
れる。信号ｓ，ｓｎ，ｒ，ｒｎは、評価期間中に、ノー
ドＣＬ２およびＣＬ２ａを共にプルダウンする組合せで
発生してはならない、というように論理的に制限されて
いる。
２は、キャリー条件を満たす信号ｓ１，ｓ２，ｓ３の組
合せによって、グランドへプルダウンされる。同様に、
キャリー回路３００のノードＣＬ２ａは、ノット（ｎｏ
ｔ）キャリー条件を満たす信号ｓ１ｎ，ｓ２ｎ，ｓ３ｎ
の組合せによって、一般にグランドの方へプルダウンさ
れる。信号ｓ，ｓｎ，ｒ，ｒｎは、評価期間中に、ノー
ドＣＬ２およびＣＬ２ａを共にプルダウンする組合せで
発生してはならない、というように論理的に制限されて
いる。
【００２５】ＮＦＥＴ ＱＦ３５，ＱＦ３７のドレイ
ン、ＰＦＥＴ ＱＲ４８，ＱＳ４９のドレイン、ＰＦＥ
Ｔ ＱＦ５９，ＱＦ５４のゲートは、ノードＣＬ２に接
続されている。ＱＦ３５のソースは、ノードＣＬ１にお
いて、ＱＦ３２，ＱＲ４４のドレインに接続されてい
る。ＱＦ３２，ＱＦ３３，ＱＦ３４，ＱＲ４４のソース
は、接地されている。ＱＦ３７のソースは、ＱＦ３４の
ドレインに接続され、そのノードをＣＬ１ａと呼ぶ。Ｎ
ＦＥＴ ＱＦ３３のドレインおよびＮＦＥＴ ＱＥ３６
のソースは、また、ノードＣＬ１ａに接続されている。
ン、ＰＦＥＴ ＱＲ４８，ＱＳ４９のドレイン、ＰＦＥ
Ｔ ＱＦ５９，ＱＦ５４のゲートは、ノードＣＬ２に接
続されている。ＱＦ３５のソースは、ノードＣＬ１にお
いて、ＱＦ３２，ＱＲ４４のドレインに接続されてい
る。ＱＦ３２，ＱＦ３３，ＱＦ３４，ＱＲ４４のソース
は、接地されている。ＱＦ３７のソースは、ＱＦ３４の
ドレインに接続され、そのノードをＣＬ１ａと呼ぶ。Ｎ
ＦＥＴ ＱＦ３３のドレインおよびＮＦＥＴ ＱＥ３６
のソースは、また、ノードＣＬ１ａに接続されている。
【００２６】ＮＦＥＴ ＱＦ４１，ＱＦ４３のドレイ
ン、ＰＦＥＴ ＱＲ５１，ＱＳ５０のドレイン、ＰＦＥ
Ｔ ＱＦ６０，ＱＦ５７のゲートは、ノードＣＬ２ａに
接続されている。ＱＦ４１のソースは、ノードＣＬ１ａ
において、ＱＦ３８，ＱＲ４５のドレインに接続されて
いる。ＱＦ３８，ＱＦ３９，ＱＦ４０，ＱＲ４５のソー
スは、接地されている。ＱＦ４３のソースは、ＱＦ４０
のドレインに接続され、そのノードをＣＬ１ｄと呼ぶ。
ＮＦＥＴ ＱＦ３９のドレインおよびＮＦＥＴＱＲ４２
のソースは、また、ノードＣＬ１ｄに接続されている。
ン、ＰＦＥＴ ＱＲ５１，ＱＳ５０のドレイン、ＰＦＥ
Ｔ ＱＦ６０，ＱＦ５７のゲートは、ノードＣＬ２ａに
接続されている。ＱＦ４１のソースは、ノードＣＬ１ａ
において、ＱＦ３８，ＱＲ４５のドレインに接続されて
いる。ＱＦ３８，ＱＦ３９，ＱＦ４０，ＱＲ４５のソー
スは、接地されている。ＱＦ４３のソースは、ＱＦ４０
のドレインに接続され、そのノードをＣＬ１ｄと呼ぶ。
ＮＦＥＴ ＱＦ３９のドレインおよびＮＦＥＴＱＲ４２
のソースは、また、ノードＣＬ１ｄに接続されている。
【００２７】キャリー回路３００は、以下に説明するよ
うに動作する。一般に、以下の説明は、信号の相補とは
無関係に、信号を記述するが、相補が存在し、回路は相
応的に応答することを理解すべきである。
うに動作する。一般に、以下の説明は、信号の相補とは
無関係に、信号を記述するが、相補が存在し、回路は相
応的に応答することを理解すべきである。
【００２８】入力信号ｓ１，ｓ２，ｓ３および相互入力
信号ｓ１ｎ，ｓ２ｎ，ｓ３ｎは、キャリー回路３００に
対して外部的に形成される特定のタイミング・シーケン
スに従って、評価期間中、キャリー回路３００に与えら
れる。このタイミングの態様は、図２に示されている。
このタイミングによれば、待機期間は、リセット信号ｒ
がインアクティブになると、開始する。次に、入力信号
ｓ１，ｓ２，ｓ３のうちの１つ以上がアクティブになる
と、評価期間が開始する。入力信号がインアクティブに
なると、評価期間は終了する。信号ｒがアクティブにな
ると、リセット期間が開始する。評価期間中、データ信
号ｓ１，ｓ２，ｓ３は有効であり、１つ以上のこれらデ
ータ信号を、キャリー回路３００による評価のために、
アクティブにすることができる。さらに他の態様では、
図２に示さないが、データ信号は、特定のタイム・シー
ケンスで、キャリー回路３００に到達する。
信号ｓ１ｎ，ｓ２ｎ，ｓ３ｎは、キャリー回路３００に
対して外部的に形成される特定のタイミング・シーケン
スに従って、評価期間中、キャリー回路３００に与えら
れる。このタイミングの態様は、図２に示されている。
このタイミングによれば、待機期間は、リセット信号ｒ
がインアクティブになると、開始する。次に、入力信号
ｓ１，ｓ２，ｓ３のうちの１つ以上がアクティブになる
と、評価期間が開始する。入力信号がインアクティブに
なると、評価期間は終了する。信号ｒがアクティブにな
ると、リセット期間が開始する。評価期間中、データ信
号ｓ１，ｓ２，ｓ３は有効であり、１つ以上のこれらデ
ータ信号を、キャリー回路３００による評価のために、
アクティブにすることができる。さらに他の態様では、
図２に示さないが、データ信号は、特定のタイム・シー
ケンスで、キャリー回路３００に到達する。
【００２９】評価期間中、キャリー回路は入力信号を評
価して、論理“ＡＮＤ／ＯＲ”機能の組合せを次のよう
に実行する。すなわち、例えば、入力信号ｓ１，ｓ２，
ｓ３のうちのいずれか２つがアクティブになるならば、
キャリー回路１００はキャリー信号ｃをアクティブにす
る。すなわち、論理項において、 （ｓ１＊ｓ２）＋（ｓ１＊ｓ３）＋（ｓ２＊ｓ３） ならば、キャリー条件は満たされ、キャリー信号ｃはア
クティブになる。
価して、論理“ＡＮＤ／ＯＲ”機能の組合せを次のよう
に実行する。すなわち、例えば、入力信号ｓ１，ｓ２，
ｓ３のうちのいずれか２つがアクティブになるならば、
キャリー回路１００はキャリー信号ｃをアクティブにす
る。すなわち、論理項において、 （ｓ１＊ｓ２）＋（ｓ１＊ｓ３）＋（ｓ２＊ｓ３） ならば、キャリー条件は満たされ、キャリー信号ｃはア
クティブになる。
【００３０】評価前の初期状態では、信号ｓ１，ｓ２，
ｓ３およびｓ１ｎ，ｓ２ｎ，ｓ３ｎの両方を含むデータ
入力信号は、ローであり、ＡＮＤ／ＯＲゲートＦＥＴお
よび相補ＡＮＤ／ＯＲゲートＦＥＴをターンオフする。
相補リセット信号ｒｎがローであると、リセットＦＥＴ
をターンオンし、ノードＣＬ２およびＣＬ２ａをチャー
ジアップする。
ｓ３およびｓ１ｎ，ｓ２ｎ，ｓ３ｎの両方を含むデータ
入力信号は、ローであり、ＡＮＤ／ＯＲゲートＦＥＴお
よび相補ＡＮＤ／ＯＲゲートＦＥＴをターンオフする。
相補リセット信号ｒｎがローであると、リセットＦＥＴ
をターンオンし、ノードＣＬ２およびＣＬ２ａをチャー
ジアップする。
【００３１】ノードＣＬ２がチャージアップされると、
ＱＦ５４をターンオンし、ＱＦ５９をターンオフする。
これにより、これらＦＥＴのドレインに接続されたキャ
リーラインｃをプルダウンする。キャリーラインｃのキ
ャリー信号ｃがローになると、保持電流ＦＥＴ ＱＳ４
９をターンオンする。
ＱＦ５４をターンオンし、ＱＦ５９をターンオフする。
これにより、これらＦＥＴのドレインに接続されたキャ
リーラインｃをプルダウンする。キャリーラインｃのキ
ャリー信号ｃがローになると、保持電流ＦＥＴ ＱＳ４
９をターンオンする。
【００３２】待機期間の開始時に、リセット信号ｒはロ
ーになり、電荷再配分ＦＥＴをターンオフする。同時
に、相補リセット信号ｒｎはハイとなり、リセットＦＥ
Ｔをターンオフする。ドレインによってノードＣＬ２に
接続されるすべてのＦＥＴはオフされ、ノードＣＬ２は
分離された状態になり、ノードＣＬ２はその電荷を保持
する。しかし、ＡＮＤ／ＯＲゲートＦＥＴおよびＦＥＴ
ＱＲ３６を流れる漏れ電流が、その電荷を保持しよう
とするノードＣＬ２の傾向に、ゆっくりと逆らうので、
ノードＣＬ２上の電荷は、保持電流の供給がなければ、
ある程度、漏洩するであろう。ＱＳ４９は、この保持電
流を供給するので、ノードＣＬ２は、この段階では、チ
ャージされたままに保たれる。
ーになり、電荷再配分ＦＥＴをターンオフする。同時
に、相補リセット信号ｒｎはハイとなり、リセットＦＥ
Ｔをターンオフする。ドレインによってノードＣＬ２に
接続されるすべてのＦＥＴはオフされ、ノードＣＬ２は
分離された状態になり、ノードＣＬ２はその電荷を保持
する。しかし、ＡＮＤ／ＯＲゲートＦＥＴおよびＦＥＴ
ＱＲ３６を流れる漏れ電流が、その電荷を保持しよう
とするノードＣＬ２の傾向に、ゆっくりと逆らうので、
ノードＣＬ２上の電荷は、保持電流の供給がなければ、
ある程度、漏洩するであろう。ＱＳ４９は、この保持電
流を供給するので、ノードＣＬ２は、この段階では、チ
ャージされたままに保たれる。
【００３３】評価期間中、データ信号ｓ１，ｓ２，ｓ３
のうち少なくとも２つのデータ信号がアクティブになる
と、ノードＣＬ２をプルダウンし、ＱＦ５４をターンオ
フし、ＱＦ５９をターンオンする。これは、キャリー信
号をプルアップし、保持電流ＦＥＴ ＱＳ４９をターン
オフする。評価期間中、アクティブになった少なくとも
２つのデータ信号がなければ、ノードＣＬ２はハイに留
まり、ＱＦ５４およびＱＳ４９をオンに、ＱＦ５９をオ
フに保持する。評価期間の終わりに、インアクティブに
なりつつあるデータ信号は、ＡＮＤ／ＯＲゲートＦＥＴ
をターンオフしようとする。ノードＣＬ２がローにプル
されたならば、それはローに留まる。しかし、相補リセ
ット信号ｒｎがハイに留まる限り、リセットＦＥＴはタ
ーンオフされたままに保たれる。ノードＣＬ２がローに
プルされなかったならば、それは保持電流ＦＥＴ ＱＳ
４ｊ９を経てプルアップされたハイに留まる。
のうち少なくとも２つのデータ信号がアクティブになる
と、ノードＣＬ２をプルダウンし、ＱＦ５４をターンオ
フし、ＱＦ５９をターンオンする。これは、キャリー信
号をプルアップし、保持電流ＦＥＴ ＱＳ４９をターン
オフする。評価期間中、アクティブになった少なくとも
２つのデータ信号がなければ、ノードＣＬ２はハイに留
まり、ＱＦ５４およびＱＳ４９をオンに、ＱＦ５９をオ
フに保持する。評価期間の終わりに、インアクティブに
なりつつあるデータ信号は、ＡＮＤ／ＯＲゲートＦＥＴ
をターンオフしようとする。ノードＣＬ２がローにプル
されたならば、それはローに留まる。しかし、相補リセ
ット信号ｒｎがハイに留まる限り、リセットＦＥＴはタ
ーンオフされたままに保たれる。ノードＣＬ２がローに
プルされなかったならば、それは保持電流ＦＥＴ ＱＳ
４ｊ９を経てプルアップされたハイに留まる。
【００３４】リセット期間中、ハイであるリセット信号
は、電荷再配分ＦＥＴをターンオンし、ノードＣＬ１
ａ、すなわちＱＦ３３およびＱＦ３４のドレインに関す
るキャパシタンスをプリチャージする。これにより、評
価中に発生する切換えの際に、キャリー回路３００にお
けるノイズを減少させる。
は、電荷再配分ＦＥＴをターンオンし、ノードＣＬ１
ａ、すなわちＱＦ３３およびＱＦ３４のドレインに関す
るキャパシタンスをプリチャージする。これにより、評
価中に発生する切換えの際に、キャリー回路３００にお
けるノイズを減少させる。
【００３５】ノードＣＬ１ａのこのプリチャージは、ま
た、特定の環境で生じ得るキャリー回路３００の誤動作
を防止する。すなわち、評価中に、ＱＦ３７がオンし、
入力信号がＱＦ３３およびＱＦ３４をオフする信号であ
れば、ノードＣＬ２上の電荷は、ノードＣＬ１ａ上の電
荷に依存して、ノードＣＬ１ａに漏洩しようとする。こ
の漏洩が、ノードＣＬ２の電圧を、ＱＦ５９／ＱＦ５４
インバータのトリップ・ポイント以下に低下させると、
出力Ｃは誤ってハイになるであろう。しかし、ノードＣ
Ｌ１ａがプリチャージされると、ノードＣＬ２上の電荷
のこの漏洩は発生せず、したがって誤り出力は生じな
い。
た、特定の環境で生じ得るキャリー回路３００の誤動作
を防止する。すなわち、評価中に、ＱＦ３７がオンし、
入力信号がＱＦ３３およびＱＦ３４をオフする信号であ
れば、ノードＣＬ２上の電荷は、ノードＣＬ１ａ上の電
荷に依存して、ノードＣＬ１ａに漏洩しようとする。こ
の漏洩が、ノードＣＬ２の電圧を、ＱＦ５９／ＱＦ５４
インバータのトリップ・ポイント以下に低下させると、
出力Ｃは誤ってハイになるであろう。しかし、ノードＣ
Ｌ１ａがプリチャージされると、ノードＣＬ２上の電荷
のこの漏洩は発生せず、したがって誤り出力は生じな
い。
【００３６】評価をスピードアップしようとするキャリ
ー回路３００の特徴は、ＡＮＤ／ＯＲゲートＦＥＴおよ
び相補ＡＮＤ／ＯＲゲートＦＥＴを次のように形成する
ことにある。すなわち、最初に到達するデータは、グラ
ンドから共通ノードへの複数のＡＮＤ／ＯＲゲートＦＥ
Ｔの接続に対して、これら複数のＦＥＴの中で最も下位
にあるＡＮＤ／ＯＲゲートＦＥＴで評価する。すなわ
ち、例えば、グランドと共通ノードＣＬ２との間のソー
ス電極およびドレイン電極の接続に対して、ＦＥＴ Ｑ
Ｆ３２はＦＥＴ ＱＦ３５よりも下位にある。この構成
は、データ信号ｓ２の到達前にデータ信号ｓ３が到達す
るならば、評価時間をスピードアップする傾向がある。
というのは、ＱＦ３２のゲートが、データ信号ｓ３を受
信し、ＱＦ３５のゲートが、データ信号ｓ２を受信する
からである。
ー回路３００の特徴は、ＡＮＤ／ＯＲゲートＦＥＴおよ
び相補ＡＮＤ／ＯＲゲートＦＥＴを次のように形成する
ことにある。すなわち、最初に到達するデータは、グラ
ンドから共通ノードへの複数のＡＮＤ／ＯＲゲートＦＥ
Ｔの接続に対して、これら複数のＦＥＴの中で最も下位
にあるＡＮＤ／ＯＲゲートＦＥＴで評価する。すなわ
ち、例えば、グランドと共通ノードＣＬ２との間のソー
ス電極およびドレイン電極の接続に対して、ＦＥＴ Ｑ
Ｆ３２はＦＥＴ ＱＦ３５よりも下位にある。この構成
は、データ信号ｓ２の到達前にデータ信号ｓ３が到達す
るならば、評価時間をスピードアップする傾向がある。
というのは、ＱＦ３２のゲートが、データ信号ｓ３を受
信し、ＱＦ３５のゲートが、データ信号ｓ２を受信する
からである。
【００３７】特定のケースにおいて評価をスピードアッ
プするキャリー回路３００の他の特徴は、リセット・デ
ィスチャージＦＥＴに関係している。例えば、ＦＥＴ
ＱＲ４４は、次のケースの場合に、キャリー回路３００
による評価をスピードアップする。すなわち、第１の評
価中に、データ信号ｓ２が、キャリー回路３００の信号
サイドでアクティブになるケースである。この第１の評
価の前に、ＱＲ４８がオンするので（なぜならば、相補
リセット信号ｒｎが、リセット期間中にローレベルでア
クティブになるからである）、ノードＣＬ２は、ＰＦＥ
Ｔ ＱＲ４８によってＶｄｄにまでチャージされる。し
たがって、この第１の評価中に、データ信号ｓ２がアク
ティブになると、ＱＦ３５はターンオンし、ノードＣＬ
１は、ノードＣＬ２のＶｄｄレベルから、ＱＦ３５の電
圧スレショルド・レベルを引いた値にまで、チャージさ
れる。次に、第１の評価期間の終わりに、入力信号はイ
ンアクティブになる。続くリセット期間中、ノードＣＬ
２は、ローレベルでアクティブである信号ｒｎの故にオ
ンしているＱＲ４８を経て再びチャージされる。また、
リセット中にハイレベルでアクティブになる信号ｒは、
ＱＲ３６をターンオンし、したがって、ノードＣＬ１ａ
は、ＶｄｄからＮＦＥＴ ＱＲ３６のスレショルド電圧
を引いた値にチャージされる。
プするキャリー回路３００の他の特徴は、リセット・デ
ィスチャージＦＥＴに関係している。例えば、ＦＥＴ
ＱＲ４４は、次のケースの場合に、キャリー回路３００
による評価をスピードアップする。すなわち、第１の評
価中に、データ信号ｓ２が、キャリー回路３００の信号
サイドでアクティブになるケースである。この第１の評
価の前に、ＱＲ４８がオンするので（なぜならば、相補
リセット信号ｒｎが、リセット期間中にローレベルでア
クティブになるからである）、ノードＣＬ２は、ＰＦＥ
Ｔ ＱＲ４８によってＶｄｄにまでチャージされる。し
たがって、この第１の評価中に、データ信号ｓ２がアク
ティブになると、ＱＦ３５はターンオンし、ノードＣＬ
１は、ノードＣＬ２のＶｄｄレベルから、ＱＦ３５の電
圧スレショルド・レベルを引いた値にまで、チャージさ
れる。次に、第１の評価期間の終わりに、入力信号はイ
ンアクティブになる。続くリセット期間中、ノードＣＬ
２は、ローレベルでアクティブである信号ｒｎの故にオ
ンしているＱＲ４８を経て再びチャージされる。また、
リセット中にハイレベルでアクティブになる信号ｒは、
ＱＲ３６をターンオンし、したがって、ノードＣＬ１ａ
は、ＶｄｄからＮＦＥＴ ＱＲ３６のスレショルド電圧
を引いた値にチャージされる。
【００３８】キャリー回路３００が、リセット・ディス
チャージＦＥＴ ＱＲ４４を有さないならば、第２の評
価期間中、データ信号ｓ１およびｓ２がアクティブにな
ると、ＱＦ３４は、そのドレインに直接に接続されたノ
ードＣＬ１ａ上の電荷をディスチャージしなければなら
ず、かつ、ＱＦ３７を経てノードＣＬ２をディスチャー
ジしなければならない。また、ＱＦ３７およびＱＦ３５
を経て、ノードＣＬ１をディスチャージしなければなら
ない。上述した第２の評価中、ＱＦ３４を経てノードを
ディスチャージするこの特定のケースは（第１の評価中
に、前述したようにノードはチャージアップされてい
る）、第２の評価をかなり低速にする。リセット・ディ
スチャージＦＥＴ ＱＲ４４の付加によって、ノードＣ
Ｌ１は、前述の第１の評価に続くリセット期間中、リセ
ット中にアクティブになる信号ｒによりＱＲ４４をター
ンオンすることによって、ＱＲ４４を経てディスチャー
ジする。したがって、ノードＣＬ１は、第２の評価中、
ＱＦ３４，ＱＦ３５，ＱＦ３７を経てのディスチャージ
はより少なくなり、したがって第２評価の速度は増大す
る。また、ＱＦ３４，ＱＦ３５，ＱＦ３７を経るディス
チャージ電流がこのようにして減少するので、１つ以上
のこれらＦＥＴのサイズを縮小することができ、デバイ
ス・サイズを縮小して電力消費を少なくしながら、入力
信号に応答して実質的に同一の切換え速度を得ることが
できる。
チャージＦＥＴ ＱＲ４４を有さないならば、第２の評
価期間中、データ信号ｓ１およびｓ２がアクティブにな
ると、ＱＦ３４は、そのドレインに直接に接続されたノ
ードＣＬ１ａ上の電荷をディスチャージしなければなら
ず、かつ、ＱＦ３７を経てノードＣＬ２をディスチャー
ジしなければならない。また、ＱＦ３７およびＱＦ３５
を経て、ノードＣＬ１をディスチャージしなければなら
ない。上述した第２の評価中、ＱＦ３４を経てノードを
ディスチャージするこの特定のケースは（第１の評価中
に、前述したようにノードはチャージアップされてい
る）、第２の評価をかなり低速にする。リセット・ディ
スチャージＦＥＴ ＱＲ４４の付加によって、ノードＣ
Ｌ１は、前述の第１の評価に続くリセット期間中、リセ
ット中にアクティブになる信号ｒによりＱＲ４４をター
ンオンすることによって、ＱＲ４４を経てディスチャー
ジする。したがって、ノードＣＬ１は、第２の評価中、
ＱＦ３４，ＱＦ３５，ＱＦ３７を経てのディスチャージ
はより少なくなり、したがって第２評価の速度は増大す
る。また、ＱＦ３４，ＱＦ３５，ＱＦ３７を経るディス
チャージ電流がこのようにして減少するので、１つ以上
のこれらＦＥＴのサイズを縮小することができ、デバイ
ス・サイズを縮小して電力消費を少なくしながら、入力
信号に応答して実質的に同一の切換え速度を得ることが
できる。
【００３９】キャリー回路１００およびキャリー回路３
００の動作をシミュレートして、キャリー回路３００に
よって与えられる速度の改善を調べた。このシミュレー
ションでは、入力は、次のように切換えられた（入力相
補信号についての言及は省略する）。まず、第１の評価
期間中に、信号ｓ２をアクティブにした。次に、第２の
評価期間中に、信号ｓ１およびｓ２をアクティブにし
た。その結果、第２の評価は、出力キャリー信号ｃをト
リガした。第１のシミュレーションのケースでは、第２
の評価サイクル中、信号ｓ１およびｓ２を同時にアクテ
ィブにした。第２のシミュレーションでは、第２の評価
サイクル中に、信号ｓ１の前に６ピコ秒、信号ｓ２をア
クティブにした。第３のシミュレーションでは、第２の
評価サイクル中に、信号ｓ１の前に１００ピコ秒、信号
ｓ２をアクティブにした。これらのシミュレーションに
よれば、第１および第２のケースの場合、キャリー回路
３００は、第２の評価の際に、キャリー回路１００より
も１０ピコ秒速く評価を行った。第３のケースの場合、
キャリー回路３００は、７ピコ秒速く評価を行った。Ｃ
ＳＡには多くの直列キャリーステージが存在するので、
キャリー回路３００によって与えられるこの７〜１０ピ
コ秒の改善は、総合速度を数倍以上に改善する。
００の動作をシミュレートして、キャリー回路３００に
よって与えられる速度の改善を調べた。このシミュレー
ションでは、入力は、次のように切換えられた（入力相
補信号についての言及は省略する）。まず、第１の評価
期間中に、信号ｓ２をアクティブにした。次に、第２の
評価期間中に、信号ｓ１およびｓ２をアクティブにし
た。その結果、第２の評価は、出力キャリー信号ｃをト
リガした。第１のシミュレーションのケースでは、第２
の評価サイクル中、信号ｓ１およびｓ２を同時にアクテ
ィブにした。第２のシミュレーションでは、第２の評価
サイクル中に、信号ｓ１の前に６ピコ秒、信号ｓ２をア
クティブにした。第３のシミュレーションでは、第２の
評価サイクル中に、信号ｓ１の前に１００ピコ秒、信号
ｓ２をアクティブにした。これらのシミュレーションに
よれば、第１および第２のケースの場合、キャリー回路
３００は、第２の評価の際に、キャリー回路１００より
も１０ピコ秒速く評価を行った。第３のケースの場合、
キャリー回路３００は、７ピコ秒速く評価を行った。Ｃ
ＳＡには多くの直列キャリーステージが存在するので、
キャリー回路３００によって与えられるこの７〜１０ピ
コ秒の改善は、総合速度を数倍以上に改善する。
【００４０】本発明とその効果を、詳細に説明したが、
本発明の趣旨と範囲から逸脱することなく、種々の変
更，置換，変形を行うことができる。
本発明の趣旨と範囲から逸脱することなく、種々の変
更，置換，変形を行うことができる。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）入力信号の評価に基づいて、信号を出力するデー
タ処理装置における回路であって、少なくとも第１およ
び第２の入力信号を評価するように構成された多数の評
価トランジスタを備え、これら評価トランジスタの少な
くとも１つは、入力信号のトリガリング組合せに応じ
て、出力信号をトリガし、ノードを備え、このノード
は、ノードが一定のレベルより上にチャージされるなら
ば、前記出力信号が、前記少なくとも１つの評価トラン
ジスタによってトリガされることを防止し、前記ノード
をディスチャージする状態に切換えることのできるディ
スチャージ・トランジスタを備える、ことを特徴とする
回路。 （２）前記ノードがチャージされた後に、アクティブに
できる第３の信号を有し、前記ディスチャージ・トラン
ジスタは、アクティブにされた前記第３の信号に応答し
て、前記ノードをディスチャージする、ことを特徴とす
る上記（１）に記載の回路。 （３）前記評価トランジスタのうちの少なくとも１つを
経て、前記ノードがディスチャージする（このようにデ
ィスチャージされた高レベルの電荷は、評価の速度を減
少させる）入力信号の特定のトリガリング組合せに対し
て、前記トリガリング組合せを評価する前の、前記ノー
ドのディスチャージが、評価の速度を増大させる、こと
を特徴とする上記（２）に記載の回路。 （４）前記ノードが、入力信号の特定のノン・トリガリ
ング組合せに対して、チャージする、ことを特徴とする
上記（３）に記載の回路。 （５）前記入力信号は、評価期間中にアクティブにさ
れ、前記第３の信号は、前記評価期間の間の期間中にア
クティブにされ、入力信号の前記ノン・トリガリング組
合せが、第１の評価期間中に設定され、入力信号の前記
トリガリング組合せが、第２の評価期間中に設定され、
前記第３の信号がアクティブになって、前記第２の評価
期間の前に、前記ノードをディスチャージし、前記第２
の評価期間中の評価時間を減少させる、ことを特徴とす
る上記（４）に記載の回路。 （６）データ処理装置において、少なくとも第１および
第２の入力信号を評価するように構成された多数の評価
トランジスタと、ノードとを備え、このノードは、ノー
ドが一定のレベルより上にチャージされるならば、出力
信号が、少なくとも１つの評価トランジスタによってト
リガされることを防止する回路へ入力される信号を評価
する方法であって、評価期間中に、入力信号のトリガリ
ング組合せを評価する前記多数のトランジスタによっ
て、出力信号をトリガするステップと、前記回路の特定
のノードをディスチャージする状態に切換えることので
きるディスチャージ・トランジスタを設けるステップ
と、前記評価期間の前に、前記ディスチャージ・トラン
ジスタを切換えて、前記ノードをディスチャージして、
前記評価期間中の評価時間を減少させるステップと、を
含むことを特徴とする信号の評価方法。 （７）第１および第２の評価期間中に、入力信号を評価
するステップと、前記出力信号をトリガすることなし
に、前記第１の評価期間中に、少なくとも１つの評価ト
ランジスタを切換えて、前記ノードをチャージするステ
ップと、前記評価期間中に、前記ディスチャージ・トラ
ンジスタを切換え、前記ノードをディスチャージするス
テップと、前記第２の評価期間中に少なくとも１つの評
価トランジスタを切換え、評価期間の間の期間中にディ
スチャージされるノードの故に、前記第２の評価期間中
に、前記出力信号をより速くトリガするステップと、を
さらに含むことを特徴とする上記（６）に記載の方法。 （８）データ処理装置において、キャリー回路の評価速
度を改善する方法であって、第１の評価期間中に、前記
キャリー回路内の少なくとも１つのトランジスタが、前
記キャリー回路に供給される少なくとも１つの入力信号
をアクティブにすることによって、切換えられ、前記キ
ャリー回路内のノードがチャージアップされ、第２の評
価期間中に、前記キャリー回路内の少なくとも１つのト
ランジスタが、前記キャリー回路に供給される少なくと
も１つの入力信号をアクティブにすることによって、切
換えられ、前記ノードが少なくとも１つのトランジスタ
を経てディスチャージされて、前記キャリー回路の出力
信号を切換え、前記方法は、前記ノードに接続され、前
記ノードをディスチャージする状態に切換えることので
きるディスチャージ・トランジスタを設けるステップ
と、評価期間の前に、前記ディスチャージ・トランジス
タを切換えて、前記評価期間中に前記入力信号を評価す
る時間を減少させるステップと、を含むことを特徴とす
る方法。
の事項を開示する。 （１）入力信号の評価に基づいて、信号を出力するデー
タ処理装置における回路であって、少なくとも第１およ
び第２の入力信号を評価するように構成された多数の評
価トランジスタを備え、これら評価トランジスタの少な
くとも１つは、入力信号のトリガリング組合せに応じ
て、出力信号をトリガし、ノードを備え、このノード
は、ノードが一定のレベルより上にチャージされるなら
ば、前記出力信号が、前記少なくとも１つの評価トラン
ジスタによってトリガされることを防止し、前記ノード
をディスチャージする状態に切換えることのできるディ
スチャージ・トランジスタを備える、ことを特徴とする
回路。 （２）前記ノードがチャージされた後に、アクティブに
できる第３の信号を有し、前記ディスチャージ・トラン
ジスタは、アクティブにされた前記第３の信号に応答し
て、前記ノードをディスチャージする、ことを特徴とす
る上記（１）に記載の回路。 （３）前記評価トランジスタのうちの少なくとも１つを
経て、前記ノードがディスチャージする（このようにデ
ィスチャージされた高レベルの電荷は、評価の速度を減
少させる）入力信号の特定のトリガリング組合せに対し
て、前記トリガリング組合せを評価する前の、前記ノー
ドのディスチャージが、評価の速度を増大させる、こと
を特徴とする上記（２）に記載の回路。 （４）前記ノードが、入力信号の特定のノン・トリガリ
ング組合せに対して、チャージする、ことを特徴とする
上記（３）に記載の回路。 （５）前記入力信号は、評価期間中にアクティブにさ
れ、前記第３の信号は、前記評価期間の間の期間中にア
クティブにされ、入力信号の前記ノン・トリガリング組
合せが、第１の評価期間中に設定され、入力信号の前記
トリガリング組合せが、第２の評価期間中に設定され、
前記第３の信号がアクティブになって、前記第２の評価
期間の前に、前記ノードをディスチャージし、前記第２
の評価期間中の評価時間を減少させる、ことを特徴とす
る上記（４）に記載の回路。 （６）データ処理装置において、少なくとも第１および
第２の入力信号を評価するように構成された多数の評価
トランジスタと、ノードとを備え、このノードは、ノー
ドが一定のレベルより上にチャージされるならば、出力
信号が、少なくとも１つの評価トランジスタによってト
リガされることを防止する回路へ入力される信号を評価
する方法であって、評価期間中に、入力信号のトリガリ
ング組合せを評価する前記多数のトランジスタによっ
て、出力信号をトリガするステップと、前記回路の特定
のノードをディスチャージする状態に切換えることので
きるディスチャージ・トランジスタを設けるステップ
と、前記評価期間の前に、前記ディスチャージ・トラン
ジスタを切換えて、前記ノードをディスチャージして、
前記評価期間中の評価時間を減少させるステップと、を
含むことを特徴とする信号の評価方法。 （７）第１および第２の評価期間中に、入力信号を評価
するステップと、前記出力信号をトリガすることなし
に、前記第１の評価期間中に、少なくとも１つの評価ト
ランジスタを切換えて、前記ノードをチャージするステ
ップと、前記評価期間中に、前記ディスチャージ・トラ
ンジスタを切換え、前記ノードをディスチャージするス
テップと、前記第２の評価期間中に少なくとも１つの評
価トランジスタを切換え、評価期間の間の期間中にディ
スチャージされるノードの故に、前記第２の評価期間中
に、前記出力信号をより速くトリガするステップと、を
さらに含むことを特徴とする上記（６）に記載の方法。 （８）データ処理装置において、キャリー回路の評価速
度を改善する方法であって、第１の評価期間中に、前記
キャリー回路内の少なくとも１つのトランジスタが、前
記キャリー回路に供給される少なくとも１つの入力信号
をアクティブにすることによって、切換えられ、前記キ
ャリー回路内のノードがチャージアップされ、第２の評
価期間中に、前記キャリー回路内の少なくとも１つのト
ランジスタが、前記キャリー回路に供給される少なくと
も１つの入力信号をアクティブにすることによって、切
換えられ、前記ノードが少なくとも１つのトランジスタ
を経てディスチャージされて、前記キャリー回路の出力
信号を切換え、前記方法は、前記ノードに接続され、前
記ノードをディスチャージする状態に切換えることので
きるディスチャージ・トランジスタを設けるステップ
と、評価期間の前に、前記ディスチャージ・トランジス
タを切換えて、前記評価期間中に前記入力信号を評価す
る時間を減少させるステップと、を含むことを特徴とす
る方法。
【図１】従来技術のキャリー回路の回路図である。
【図２】キャリー回路に対するリセット期間，待機期
間，評価期間を示すタイミング図である。
間，評価期間を示すタイミング図である。
【図３】本発明の実施例であるキャリー回路の回路図で
ある。
ある。
１００，３００ キャリー回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−73612（ＪＰ，Ａ)
特表 昭61−501545（ＪＰ，Ａ)
米国特許5406506（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/50
H01L 21/8238
H01L 27/092
H03K 19/0948
Claims (8)
- 【請求項１】入力信号の評価に基づいて、信号を出力す
るデータ処理装置における回路であって、 少なくとも第１および第２の入力信号を評価するように
構成された多数の評価トランジスタを備え、これら評価
トランジスタの少なくとも１つは、入力信号のトリガリ
ング組合せに応じて、出力信号をトリガし、 ノードを備え、このノードは、ノードが一定のレベルよ
り上にチャージされるならば、前記出力信号が、前記少
なくとも１つの評価トランジスタによってトリガされる
ことを防止し、 前記ノードをディスチャージする状態に切換えることの
できるディスチャージ・トランジスタを備える、ことを
特徴とする回路。 - 【請求項２】前記ノードがチャージされた後に、アクテ
ィブにできる第３の信号を有し、前記ディスチャージ・
トランジスタは、アクティブにされた前記第３の信号に
応答して、前記ノードをディスチャージする、ことを特
徴とする請求項１記載の回路。 - 【請求項３】前記評価トランジスタのうちの少なくとも
１つを経て、前記ノードがディスチャージする（このよ
うにディスチャージされた高レベルの電荷は、評価の速
度を減少させる）入力信号の特定のトリガリング組合せ
に対して、前記トリガリング組合せを評価する前の、前
記ノードのディスチャージが、評価の速度を増大させ
る、ことを特徴とする請求項２記載の回路。 - 【請求項４】前記ノードが、入力信号の特定のノン・ト
リガリング組合せに対して、チャージする、ことを特徴
とする請求項３記載の回路。 - 【請求項５】前記入力信号は、評価期間中にアクティブ
にされ、前記第３の信号は、前記評価期間の間の期間中
にアクティブにされ、入力信号の前記ノン・トリガリン
グ組合せが、第１の評価期間中に設定され、入力信号の
前記トリガリング組合せが、第２の評価期間中に設定さ
れ、前記第３の信号がアクティブになって、前記第２の
評価期間の前に、前記ノードをディスチャージし、前記
第２の評価期間中の評価時間を減少させる、ことを特徴
とする請求項４記載の回路。 - 【請求項６】データ処理装置において、少なくとも第１
および第２の入力信号を評価するように構成された多数
の評価トランジスタと、ノードとを備え、このノード
は、ノードが一定のレベルより上にチャージされるなら
ば、出力信号が、少なくとも１つの評価トランジスタに
よってトリガされることを防止する回路へ入力される信
号を評価する方法であって、 評価期間中に、入力信号のトリガリング組合せを評価す
る前記多数のトランジスタによって、出力信号をトリガ
するステップと、 前記回路の特定のノードをディスチャージする状態に切
換えることのできるディスチャージ・トランジスタを設
けるステップと、 前記評価期間の前に、前記ディスチャージ・トランジス
タを切換えて、前記ノードをディスチャージして、前記
評価期間中の評価時間を減少させるステップと、を含む
ことを特徴とする信号の評価方法。 - 【請求項７】第１および第２の評価期間中に、入力信号
を評価するステップと、 前記出力信号をトリガすることなしに、前記第１の評価
期間中に、少なくとも１つの評価トランジスタを切換え
て、前記ノードをチャージするステップと、 前記評価期間中に、前記ディスチャージ・トランジスタ
を切換え、前記ノードをディスチャージするステップ
と、 前記第２の評価期間中に少なくとも１つの評価トランジ
スタを切換え、評価期間の間の期間中にディスチャージ
されるノードの故に、前記第２の評価期間中に、前記出
力信号をより速くトリガするステップと、をさらに含む
ことを特徴とする請求項６記載の方法。 - 【請求項８】データ処理装置において、キャリー回路の
評価速度を改善する方法であって、 第１の評価期間中に、前記キャリー回路内の少なくとも
１つのトランジスタが、前記キャリー回路に供給される
少なくとも１つの入力信号をアクティブにすることによ
って、切換えられ、前記キャリー回路内のノードがチャ
ージアップされ、第２の評価期間中に、前記キャリー回
路内の少なくとも１つのトランジスタが、前記キャリー
回路に供給される少なくとも１つの入力信号をアクティ
ブにすることによって、切換えられ、前記ノードが少な
くとも１つのトランジスタを経てディスチャージされ
て、前記キャリー回路の出力信号を切換え、 前記方法は、 前記ノードに接続され、前記ノードをディスチャージす
る状態に切換えることのできるディスチャージ・トラン
ジスタを設けるステップと、 評価期間の前に、前記ディスチャージ・トランジスタを
切換えて、前記評価期間中に前記入力信号を評価する時
間を減少させるステップと、を含むことを特徴とする方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/629,703 US5761107A (en) | 1996-04-09 | 1996-04-09 | Method and apparatus for improving the speed of a logic circuit |
| US08/629703 | 1996-04-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1040077A JPH1040077A (ja) | 1998-02-13 |
| JP3369897B2 true JP3369897B2 (ja) | 2003-01-20 |
Family
ID=24524143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07321997A Expired - Fee Related JP3369897B2 (ja) | 1996-04-09 | 1997-03-26 | データ処理装置のキャリー回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5761107A (ja) |
| JP (1) | JP3369897B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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| JPH01228023A (ja) * | 1988-03-08 | 1989-09-12 | Nec Corp | 全加算器 |
| US4989174A (en) * | 1988-10-27 | 1991-01-29 | Commodore Business Machines, Inc. | Fast gate and adder for microprocessor ALU |
| US5148387A (en) * | 1989-02-22 | 1992-09-15 | Hitachi, Ltd. | Logic circuit and data processing apparatus using the same |
| US4970677A (en) * | 1989-06-05 | 1990-11-13 | Harris Corporation | Full adder circuit with improved carry and sum logic gates |
| US5406506A (en) * | 1993-11-09 | 1995-04-11 | United Microelectronics Corp. | Domino adder circuit having MOS transistors in the carry evaluating paths |
-
1996
- 1996-04-09 US US08/629,703 patent/US5761107A/en not_active Expired - Fee Related
-
1997
- 1997-03-26 JP JP07321997A patent/JP3369897B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5761107A (en) | 1998-06-02 |
| JPH1040077A (ja) | 1998-02-13 |
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|---|---|---|---|
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