JPH01188023A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ばブツシュ・プル型の出力回路（出カバソファ）を有す
るダイナミック型ＲＡＭ等に利用して有効な技術に関す
るものである。

〔従来の技術〕

ブツシュ・プル型出力回路を有するダイナミック型ＲＡ
Ｍ等の半導体集積回路装置がある。ブツシュ・プル型出
力回路は、出力ノードと回路の電源電圧及び接地電位と
の間にそれぞれ設けられる２個の出力ＭＯＳ　Ｆ　ＥＴ
を含む、これらの出力ＭＯＳＦＥＴは、ＭＯ８ＦＥＴ自
体の駆動能力や負荷側の外部端子を介して入力されるピ
ーク権ノイズによるラフチアツブ防止等の理由から、一
般にＮチャンネルＭＯＳ　Ｆ　ＥＴが用いられる。

このようなブツシュ・プル型出力回路については、例え
ば、１９８４年１１月３０日、−オーム社発行のｒＬｓ
　Ｉハンドブックｊ第１３０頁に記載されている。

〔発明が解決しようとする課題〕

第４図には、上記に記載されるようなブツシュ・プル型
出力回路を用いたデータ出カバ、ファの回路図が示され
ている。データ出力バッファは、複数ビットの出力デー
タに対応して複数個設けられ、それぞれＮチャンネル型
の出力ＭＯＳ　Ｆ　ＥＴＱ７及びＱ８を含む、このうち
、一方の出力ＭＯＳＦＥＴＱ７は、反転タイミング信号
φｏｅ及び反転内部出力データ７丁がともにロウレベル
であるとき選択的にオン状態とされ、対応するデータ出
力端子ＤＯを回路の電源電圧のようなハイレベルとする
。また、他方の出力ＭＯＳＦＥＴＱ８は、反転タイミン
グ信号φｏｅ及び非反転内部出力データｄＱがともにロ
ウレベルとされるとき選択的にオン状態とされ、データ
出力端子ＤＯを回路の接地電位のようなロウレベルとす
る。反転タイミング信号７ττがハイレベルとされると
き、データ出力端子ＤＯはハイインピーダンス状態とさ
れる。これにより、データ出力バッファは、トライステ
ート型の出力回路として機能する。

ところが、上記のようなデータ出力バッファには、次の
ような問題点がある。すなわち、出力ＭＯＳＦＥＴＱ７
がオン状態とされデータ出力バッファの出力信号がハイ
レベルとされるとき、出力ＭＯＳＦＥＴＱ７のゲート・
ソース間電圧は出力信号レベルが上昇するに従って小さ
くされ、これにともなって出力ＭＯＳＦＥＴＱ７のコン
ダクタンスも徐々に小さくされる。このため、出力ＭＯ
３Ｆ　Ｅ　’ｌ’　Ｑ　７は、出力信号の立ち上がりを
抑制する作用を持つこととなり、データ出カバ、ファの
出力信号すなわちデータ出力端子ＤＯのレベルは、第５
図に示されるように、−旦急速に立ち上がった後、緩や
かに回路の電源電圧Ｖｃｃのよ−）なハイレベルに上昇
する。一方、出力ＭＯＳＦＥＴＱ８がオン状態とされデ
ータ出力バッファの出力信月がロウレベルとされるとき
、出力ＭＯＳＦＥＴＱ８のゲート・ソース間電圧は、そ
のソースが回路の接地電位に固定されることから、はぼ
回路の電源電圧Ｖｃｃに相当する安定した値となる。し
たがって、出力ＭＯＳＦＥＴＱＢは、出力信号レベルに
左右されることなく一定した大きなコンダクタンスを持
つものとなる。このため、データ出力バッファの出力信
号は、急速に回路の接地電位のようなロウレベルに引き
抜かれる０周知のように、データ出力端子ＤＯには、比
較的大きな値の寄生インダクタンスＬｓや寄生キャパシ
タＣｓ等が結合される。出力ＭＯＳＦＥＴＱ８がオン状
態となり、その比較的大きなコンダクタンスによって急
速に回路の接地電位に引き抜かれることで、データ出力
バッファの出力信号にはアンダーシュートが生し、不本
意なリンギングが発生する。このことは、実質的にデー
タ出カバ７フアの伝達遅延時間を増大させるとともに、
周辺回路に対してノイズを誘発させる原因となり、デー
タ出力バッファを含むダイナミック型ＲＡＭ等の高速化
を制限しその動作を不安定なものとする。

この発明の目的は、出力信号のアンダーシュートやリン
ギングを抑制したブツシュ・プル型出力回路を含むデー
タ出力バッファを提供することにある。この発明の他の
目的は、データ出力バッファを含むダイナミック型ＲＡ
Ｍ等の高速化と動作の安定化を図ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
Ｎチャンネル型の出力ＭＯＳＦＥＴを含むブツシュ・プ
ル型出力回路を基本構成とするデータ出力バッファにお
いて、出力ノードと回路の接地電位との間に設けられる
出力ＭＯＳＦＥＴに、所定の抵抗値を持つように設計さ
れる直列抵抗を付加し、あるいは出力ノードと回路の接
地電位との間に設けられる出力ＭＯＳＦＥＴが、上記出
力ノードと回路の電源電圧との間に設けられる出力ＭＯ
ＳＦＥＴに比較して小さなコンダクタンスを持つように
設計するものである。

〔作　　用〕

上記した手段によれば、ブツシュ・プル型出力回路の出
力ノードと回路の接地電位との間の総合コンダクタンス
を適当な値に抑え、ロウレベル出力時におけるレベル変
化を緩やかなものとすることができるため、データ出力
バッファの出力信号のアンダーシュート及びリンギング
を抑制し、実質的にデータ出力バッファの伝達遅延時間
を短縮することができる。これにより、データ出力バッ
ファを含むグイナミソク型ＲＡＭ等の高速化と動作の安
定化を図ることができる。

〔実施例１〕 第１図には、この発明が通用されたブツシュ・プル型出
力回路を含むデータ出力バッファの一実施例の回路図が
示されている。この実施例のデータ出力バッファは、特
に制限されないが、ダイナミック型ＲＡＭに複数個設け
られ、メモリアレイの選択されたメモリセルから出力さ
れる読み出し信号を、反転タイミング信号φＯｅに従っ
て対応する出力バスに送出する機能を持つ、以下、出力
データＤＯに対応する１　１ＦＭのデータ出力バッファ
を例に、この発明が通用されたブツシュ・プル型出力回
路の構成と動作のｌ１５を説明する。なお、第１図の各
回路素子は、ダイナミック型ＲＡＭの図示されない他の
回路素子とともに、特に制限されないが、単結晶シリコ
ンのような１個の半導体基板上に形成される。また、以
下の図において、記載されるＭＯ３Ｆ１’、Ｔは、すべ
てＮチャンネルＭＯＳＦＥＴである。

第１図において、データ出力バッファは、出力ノードす
なわちデータ出力端子ＤＯと回路の電源電圧Ｖｃｃ（第
１の電源電圧）との間に設けられるＮチャンネル型の出
力ＭＯＳＦＥＴＱＩ　　（第１の出力ＭＯＳＦＥＴ）を
含む、この出力ＭＯＳＦＥＴＱ１は、データ出力バッフ
ァのＮｉｂ能力が所定の大きさとなるような比較的大き
なコンダクタンスを持つように設計される。

データ出力端子ＤＯと回路の接地電位（第２の電源電圧
）との間には、抵抗Ｒ１及び出力ＭＯＳＦＥＴＱ２（第
２の出力ＭＯ５ＦＥＴ）が直列形態に設けられる。出力
ＭＯＳＦＥＴＱ２は、特に制限されないが、上記出力Ｍ
ＯＳＦＥＴＱＩと同様なコンダクタンスを持つように設
計される。また、抵抗Ｒ１は、データ出力バッファのロ
ウレベル出力時において、出力信号にアンダーシュート
やリンギングが生ぜずかつそのロウレベルが所定の仕様
すなわちロウレベル出力時の上限電圧ＶＯＬを超えるこ
とのない所定の抵抗値を持つように設計される。

出力ＭＯＳ　Ｆ　ＥＴＱ　１及びＱ２のゲートは、ノア
ゲート回路Ｎ０Ｇｌ及びＮ０Ｇ２の出力端子にそれぞれ
結合される。ノアゲート回路Ｎ０Ｇ１の一方の入力端子
には、特に制限されないが、ダイナミック型ＲＡＭの図
示されない出力ラッチから、反転内部出力データ丁Ｔが
供給される。また、ノアゲート回路Ｎ０Ｇ２の一方の入
力端子には、上記出カラフチから非反転内部出力データ
ｄｏが供給される。上記反転内部出力データ７了及び非
反転内部出力データｄＯは、対応する読み出し信号の論
理レベルに従って相補的にハイレベル又はロウレベルと
される。ノアゲート回路Ｎ０Ｇｌ及びＮ０Ｇ２の他方の
入力端子には、ダイナミック型ＲＡ　Ｒ，４の図示され
ないタイミング発生回路から、反転タイミニフグ信号φ
００が共通に供給される。

この反転タイミング信号φｏｓは、ダイナミック型ＲＡ
Ｍが非選択状態とされるときハイレベルとされ、ダイナ
ミック型ＲＡＭが読み出しモードで選択状態とされると
き所定のタイミングでロウレベルとされる。

ダイナミック型ＲＡＭが非選択状態とされ上記反転タイ
ミング信号φＯｅがハイレベルとされるとき、ノアゲー
ト回路Ｎ０Ｇｌ及びＮ０Ｇ２の出力信号は、反転内部出
力データｄＯ及び非反転内部出力データｄＯに関係なく
、ともにロウレベルとなる。ダイナミック型ＲＡＭが選
択状態とされ上記反転タイミング信号φｏｅがロウレベ
ルとされると、ノアゲート回ｇＩＮＯＧｌの出力信号は
、反転内部出力データｄＯがロウレベルすなわち対応す
る読み出し信号が論理“ｌ”であることを条件に、選択
的にハ・イレベルとなる。同様に、ノアゲート回路Ｎ０
Ｇ２の出力信号は、非反転内部出力データｄＯがロウレ
ベルすなわち対応する読み出し信号が論理“０”である
ことを条件に、選択的にハイレベルとなる。つまり、ノ
アゲート回路Ｎ０Ｇ１及びＮ０Ｇ２は、対応する反転内
部出力データｄｏ又は非反転内部出力データｄＯと反転
タイミング信号φｏｅに対して、負論理入力の論理積回
路として機能する。

反転タイミング信号φｏｅがハイレベルとされノアゲー
ト回路Ｎ０ＣＩ及びＮ０Ｇ２の出力信号がロウレベルと
されるとき、対応する出力ＭＯＳＦＥＴＱＩ及びＱ２は
ともにオフ状態となる。これにより、データ出力端子Ｄ
ｏはハイインピーダンス状ゼとされる。

一方、反転タイミング信号ψｏｅがロウレベルとされま
た対応する読み出し信号が論理“１”とされることで、
ノアゲート回路Ｎ０Ｇ１の出力信号がハイレベルとされ
、ノアゲート回路Ｎ０Ｇ２の出力信号がロウレー゛ルと
される。したがって、出力ＭＯＳＦＥＴＱＩがオン状態
となり、出力ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２はオフ状態と
なる。これにより、データ出力端子ＤＯは、出力Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１を介して回路の電源電圧Ｖｃｃ
が供給されることで、ハイレベルに変化しようとする。

前述のように、出力ＭＯＳＦＥＴＱＩは、比較的大きな
コンダクタンスを持つように設計される。したがって、
データ出力端子ＤＯのレベルは、出力ＭＯＳＦＥＴＱ１
がオン状態となることで、−旦急速に立ち上がる。とこ
ろが、データ出力端子ＤＯのレベルが上昇するに従って
出力Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１のゲート・ソース間
電圧が小さくされそのコンダクタンスが徐々シこ小さく
されることから、データ出力端子ＤＯのレベル上昇は比
較的板やかなものとなる。

このため、データ出力端子Ｄｏのレベルは、オーバーシ
ュートやり二／ギングを生じることなくハ、イレベルと
なる。

反転タイミング信号−〇〇がロウレベルとされまた対応
する疏み出し信号が論理“０”とされることで、ノアゲ
ート回路Ｎ０ＧＩの出力信号が口２７レベルたされノア
デー１−回路Ｎ０Ｇ２の出力信号がハイレベルとされる
と、出力Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｌはオフ状態となり
、代わって出力ＭＯＳＦＥＴＱ２がオン状態となる。こ
れにより、データ出力端子ＤＯのレベルは、出力Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２を介して回路の接地電位に引き
抜かれることで、ロウレベルに変化しようとする。前述
のように、出力ＭＯＳＦＥＴＱ２は、上記出力ＭＯＳＦ
ＥＴＱＩと同様に比較的大ぎなコンダクタンスを持つよ
うに設計され、抵抗Ｒ１は、データ出力バッファの出力
信号にアンダーシュートやリンギングが生ぜずかつその
ロウレベルが所定の仕様すなわちロウレベル出力時の上
限電圧Ｖ！１Ｌを超えることのない所定の抵抗値を持つ
ように設計される。したがって、出力ＭＯＳＦＥＴＱＩ
がオン状態となっても、抵抗Ｒ１を含めた出力ノード及
び回路の接地電位間の総合コンダクタンスは適当に小さ
くされる。

これにより、データ出力端−子り０のレベル低下は、比
較的板やかなものとなる。このため、データ出力端子Ｄ
Ｏのレベルは、出力ＭＯＳ　Ｆ　ＥＴＱ　２が出力ＭＯ
３ＦＩＥＴＱＩと同様なコンダクタンスを持つように設
計されるにもかかわらず、アンダーシュートやり７ギン
グを生じることなくロウレベルに変化されるものとなる
。

以上のように、この実施例のデータ出力バッファは、Ｎ
チャンネル型の２個の出力ＭＯＳＦＥＴＱ１及びＱ２を
含むブツシュ・プル型出力回路を基本構成とする。出力
ノードと回路の電源電圧との間には、比較的大きなコン
ダクタンスを持つように設計される出力ＭＯＳＦＥＴＱ
１が単独で設けられ、出力ノードと回路の接地電位との
間には、同様に比較的大きなコンタクタンスを持つよう
に設計される出力Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２と所定
の抵抗値を持つように設計される抵抗Ｒ１とが直列形態
に設けられる。ダイナミック型ＲＡ　Ｍか選択状態とさ
れ論理“１”の読み出し信号が出力されるとき、データ
出力バッファの出力信号は、出力ＭＯＳＦＥＴＱ１を介
して適度に高速かつ安定してハイレベルに立ち上げられ
る。このとき、読み出し信号が論理“Ｏ″であると、デ
ータ出力バッファの出力（言分は、出力ノード及び回路
の接地電位間の総合コンダクタンスが抵抗Ｒ１により比
較的小さくされるため、アンダーシェードやリンギング
を生じることなく安定してロウレベルに変化される。

これにより、データ出力バッファの実質的な伝達遅延時
間が短縮され、ナーク出カバソファを含むダイナミック
型ＲＡＭが高速化されるとともに、その動作が安定化さ
れるものである。

〔実施例２〕 第３図には、この発明が通用されたブツシュ・プル型出
力回路を含むデータ出力バッファのもう一つの実施例が
示されている。この実施例のデータ出力バッファは、基
本的に上記第１図の実施例を踏襲するものである。この
ため、以下の説明では、上記第１図の実施例と異なる部
分についてのみ説明を追加する。

第３図において、データ出力バッファの出力ノードすな
わちデータ出力端子ＤＯと回路の電源電圧Ｖｃｃ（第１
の電源電圧）及び接地電位（第２の電源電圧）との間に
は、出力ＭＯＳＦＥＴＱ５　（第３のＭＯＳＦＥＴ）及
びＱ６（第４のＭＯＳＦＥＴ）がそれぞれ設けられる。

このうち、出力ＭＯＳＦＥＴＱ５は、上記第１図の実施
例の出力ＭＯ５ＦＥＴＱＩと同様に、データ出力バッフ
ァの駆動能力が所定の値となるような比較的大きなコン
ダクタンスを持つように設計される。一方、出力ＭＯＳ
ＦＥＴＱ６は、上記出力ＭＯ５ＦＥＴＱ５に比較して小
さなコンダクタンスを持つように設計される。

この実施例のデータ出力バッファは、上記第１図の実施
例と同様に、ダイナミック型ＲＡＭの図示されない出力
ランチから供給される反転内部出力データｄＯ及び算反
転内部出力データｄＱを受け、ダイナミック型ＲＡＭの
図示されないタイミング発生回路から供給される反転タ
イミング信号φＯｅに従って、選択的に対応するデータ
出力端子ＤＯに伝達する。

すなわち、反転タイミング信号φｏｅがロウレベルとさ
れ対応する読み出し信号が論理“１”とされると、デー
タ出力バッファのノアゲート回路Ｎ０Ｇ５の出力信号が
ハイレベルとなり、出力ＭＯＳＦＥＴＱ５がオン状態と
なる。このとき、出力ＭＯＳＦＥＴＱ５のコンダクタン
スは、上記第１図の実施例と同様に、データ出力端子Ｄ
Ｏのレベルが上昇するに従うて小さくされるため、デー
タ出力端子ＤＯのレベルは、適度に高速かつ安定にハイ
レベルに立ち上げられる。

一方、反転タイミング信号φａｓがロウレベルとされ対
応する読み出し信号が論理“０１とされると、ノアゲー
ト回路Ｎ０Ｇ６の出力信号がハイレベルとなり、出力Ｍ
ＯＳＦＥＴＱ６がオン状態となる＊　Ｆｌ！Ｊ述のよう
に、出力ＭＯＳＦＥＴＱ６は、上記出力ＭＯＳＦＥＴＱ
５に比較して小さなコンダクタンスを持つように設計さ
れる。また、ノアゲート回路Ｎ０Ｇ６の出力信号がハイ
レベルとされるとき、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　６の
ケート・ソース間電圧は変化しないので、そのコンダク
タンスは一定したものとなる。したがって、ＭＯＳＦＥ
Ｔのコンダクタンスの値を、例えば上記出力ＭＯ３ＦＩ
ＥＴＱ５の平均コンダクタンスとなるように設計すると
、データ出力端子ＤＯのレベル低下は、適度に抑制され
、緩やかなものとなる。これにより、データ出力端子Ｄ
Ｏのレベルは、アンダーシェードやリンギングを生じる
ことな（、回路の接地電位のようなロウレベルに変化さ
れる。

以上のように、このＸ絶倒のデータ出力パフフアでは、
出力ノードと回路の電源電圧及び接地電位との間に、出
力ＭＯＳＦＥＴＱ５及びＱ６がそれぞれ単独で設けられ
る。出力ＭＯＳＦＥＴＱ５は、比較的大きなコンダクタ
ンスを持つように設計され、出力ＭＯＳＦＥＴＱ６は、
上記出力ＭＯＳＦＥＴＱ５に比較して小さ（かつハイレ
ベル出力時における出力ＭＯＳＦＥＴＱ５の平均コンダ
クタンスと同じ程度のコンダクタンスを持つように設計
される。このため、ロウレベル出力時におけるデータ出
力バッファの出力ノードすなわちデータ出力端子ＤＯの
レベル変化は抑制され、アンダーシュートやリンギング
を生じることなく安定してロウレベルに変化される。こ
れにより、実質的にデータ出力バッファの伝達遅延時間
が短縮され、データ出力バッファを含むダイナミック型
ＲＡＭが高速化されるとともに、その動作が安定化され
るものである。

以上の複数の実施例に示されるように、この発明をダイ
ナミック型ＲＡＭ等のデータ出力バッファに含まれるブ
ツシュ・プル型出力回路に通用した場合、次のような効
果が得られる。すなわち、（１）　Ｎチャンネル型の出
力ＭＯＳＦＥＴを含むブツシュ・プル型出力回路を基本
構成とするデータ出力バッファにおいて、出力ノードと
回路の接地電位との間に設けられる出力ＭＯＳＦＥＴに
、所定の抵抗値を持つように設ｇ＋される直列抵抗を付
加することで、出力ノード及び回路の接地電位間の総合
コンダクタンスを抑え、データ出力バッファのロウレベ
ル出力時におけるレベル変化を緩やかにすることができ
るという効果が得られる。

（２）Ｎチャンネル型の出力ＭＯＳＦＥＴを含むブツシ
ュ・プル型出力回路を基本構成とするデータ出力バッフ
ァにおいて、出力ノートと回路の接地電位との間に設け
られる出力ｊｖｉ　ＯＳ　Ｆ　Ｅ　Ｔが、上記出力ノー
ドと回路の電源電圧との間に設けられる出力ＭＯＳＦＥ
Ｔに比較して小さくかつそのハイレベル出力時における
平均コンダクタンスと同じ程度のコンダクタンスを持つ
ように設計することで、ロウレベル出力時におけるレベ
ル変化をハイレベル出力時と同様に緩やかにすることが
できるという効果が得られる。

（３）上記（１）項及び（２）項により、データ出力バ
ッファのロウレベル出力時におけるアンダーシュート及
びリンギングを抑制し、実質的にデータ出力バッファの
伝達遅延時間を短縮することができるという効果が得ら
れる。

（４）上記（３）項により、データ出力バッファを含む
ダイナミック型ＲＡＭ等の高速化と、動作の安定化を図
ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図及び第
３図のデータ出力バッファは、出力ＭＯ３Ｉ”ＥＴとし
て、ＰチャンネルＭＯＳ　Ｆ　ＥＴを用いるものであっ
てもよい、このとき、出力ノードと回路の電源電圧との
間に設けられるＰチャンネルＭＯＳＦＥＴは、第１図及
び第３図の出力ＭＯＳＦＥＴＱ２及びＱ６すなわち第２
の出力ＭＯＳＦＥＴに相当し、また出力ノードと回路の
接地電位との間に設けられるＰチャンネルＭＯＳＦＥＴ
は、出力ＭＯＳＦＥＴＱＩ及びＱ５すなわち第１のＭＯ
ＳＦＥＴに相当する。

第１図及び第３図のデータ出力バッファは、トラ、イス
テート型とせず、二つの出力Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの一
方が常にオン状態とされるものとしてもよい。

各実施例において、データ出力バッファの出力ノードは
、データ出力用の外部端子ではなく、直接内部出力バス
等に結合されるものであってもよい。

第１図の実施例において、出力ＭＯＳＦＥＴに付加され
る抵抗は、第２区に示されるように、出力ＭＯＳＦＥＴ
Ｑ４と回路の接地電位との間に設けてもよい、さらに、
ｉｔｉないし第３図に示されるデータ出力バッファの具
体的な回路構成や内部出力データ及びタイミング信号の
趨み合わせ等、種々の実施形態を採りうる。

り上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍのデータ出力バッファに適用した場合について説明し
たが、それに限定されるものではなく、例えば、他の各
種の半導体記憶装置やマイクロコンピュータ等のデータ
出力バッファにも適用できる。本発明は、少な（ともブ
ツシュ・プル型出力回路を基本構成とするデータ出力バ
ッファ及びこのようなデータ出力バッファを含む半導体
策積回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ブツシュ・プル型出力回路を基本構成と
するデータ出力バッファにおいて、出力ノードと回路の
接地電位との間に設けられる出力ＭＯＳＦＥＴに、適当
な抵抗値を持つように設計される直列抵抗を付加し、あ
るいは出力ノードと回路の接地電位との間に設けられる
出力ＭＯＳＦＥＴが、上記出力ノードと回路の電源電圧
との間に設けられる出力ＭＯＳＦＥＴに比較して小さく
かつそのハイレベル出力時の平均コンダクタンスと同じ
程度のコンダクタンスを持つように設計することで、デ
ータ出力バッファの口ウシベル出力時におけるアンダー
シェード及びリンギングを抑制し、実質的にデータ出力
バッファの伝達遅延時間を短縮することができるため、
データ出力バッファを含むダイナミック型ＲＡＭ等の高
速化と、動作の安定化を図ることができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたブツシュ・プル型出力
回路を含むデータ出力バッファの一実施例を示す回路図
、 第２図は、第１図のデータ出力バッファの変形例を示す
回路図、 第３図は、この発明が通用されたブツシュ・プル型出力
回路を含むデータ出力バッファのもう一つの実施例を示
す回路図、 第４図は、従来のブツシュ・プル型出力回路を含むデー
タ出力バッファの一例を示す回路図、第５図は、第４図
のデータ出力バッファの信号波形図である。 Ｑ１〜Ｑ８・・・ＮチャンネルＭＯ５ＦＥＴ。 ＲＩＡ−Ｒ２・・・抵抗、Ｎ０ＧＩ〜Ｎ０ＧＢ・・・ノ
アゲート回路、Ｌ３・・・寄生インダクタンス、Ｃｓ・
・・寄生容量、Ｄｏ・・・データ出力用外部端子。 纂１図 第　２１！１ 第　　ヨ　　図 第４図

Claims (1)

1. 【特許請求の範囲】 １、出力ノードと第１の電源電圧との間に設けられる第
   １の出力ＭＯＳＦＥＴと、上記出力ノードと第２の電源
   電圧との間に直列形態に設けられる第２の出力ＭＯＳＦ
   ＥＴ及び抵抗とを含む出力回路を具備することを特徴と
   する半導体集積回路装置。 ２、出力ノードと第１の電源電圧との間に設けられる第
   ３の出力ＭＯＳＦＥＴと、上記出力ノードと第２の電源
   電圧との間に設けられ上記第３の出力ＭＯＳＦＥＴに比
   較して小さなコンダクタンスを持つようにされる第４の
   出力ＭＯＳＦＥＴとを含む出力回路を具備することを特
   徴とする半導体集積回路装置。