JPH01188023A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01188023A JPH01188023A JP63010654A JP1065488A JPH01188023A JP H01188023 A JPH01188023 A JP H01188023A JP 63010654 A JP63010654 A JP 63010654A JP 1065488 A JP1065488 A JP 1065488A JP H01188023 A JPH01188023 A JP H01188023A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- mosfet
- data output
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000872 buffer Substances 0.000 abstract description 62
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関するもので、例え
ばブツシュ・プル型の出力回路(出カバソファ)を有す
るダイナミック型RAM等に利用して有効な技術に関す
るものである。
ばブツシュ・プル型の出力回路(出カバソファ)を有す
るダイナミック型RAM等に利用して有効な技術に関す
るものである。
ブツシュ・プル型出力回路を有するダイナミック型RA
M等の半導体集積回路装置がある。ブツシュ・プル型出
力回路は、出力ノードと回路の電源電圧及び接地電位と
の間にそれぞれ設けられる2個の出力MOS F ET
を含む、これらの出力MOSFETは、MO8FET自
体の駆動能力や負荷側の外部端子を介して入力されるピ
ーク権ノイズによるラフチアツブ防止等の理由から、一
般にNチャンネルMOS F ETが用いられる。
M等の半導体集積回路装置がある。ブツシュ・プル型出
力回路は、出力ノードと回路の電源電圧及び接地電位と
の間にそれぞれ設けられる2個の出力MOS F ET
を含む、これらの出力MOSFETは、MO8FET自
体の駆動能力や負荷側の外部端子を介して入力されるピ
ーク権ノイズによるラフチアツブ防止等の理由から、一
般にNチャンネルMOS F ETが用いられる。
このようなブツシュ・プル型出力回路については、例え
ば、1984年11月30日、−オーム社発行のrLs
Iハンドブックj第130頁に記載されている。
ば、1984年11月30日、−オーム社発行のrLs
Iハンドブックj第130頁に記載されている。
第4図には、上記に記載されるようなブツシュ・プル型
出力回路を用いたデータ出カバ、ファの回路図が示され
ている。データ出力バッファは、複数ビットの出力デー
タに対応して複数個設けられ、それぞれNチャンネル型
の出力MOS F ETQ7及びQ8を含む、このうち
、一方の出力MOSFETQ7は、反転タイミング信号
φoe及び反転内部出力データ7丁がともにロウレベル
であるとき選択的にオン状態とされ、対応するデータ出
力端子DOを回路の電源電圧のようなハイレベルとする
。また、他方の出力MOSFETQ8は、反転タイミン
グ信号φoe及び非反転内部出力データdQがともにロ
ウレベルとされるとき選択的にオン状態とされ、データ
出力端子DOを回路の接地電位のようなロウレベルとす
る。反転タイミング信号7ττがハイレベルとされると
き、データ出力端子DOはハイインピーダンス状態とさ
れる。これにより、データ出力バッファは、トライステ
ート型の出力回路として機能する。
出力回路を用いたデータ出カバ、ファの回路図が示され
ている。データ出力バッファは、複数ビットの出力デー
タに対応して複数個設けられ、それぞれNチャンネル型
の出力MOS F ETQ7及びQ8を含む、このうち
、一方の出力MOSFETQ7は、反転タイミング信号
φoe及び反転内部出力データ7丁がともにロウレベル
であるとき選択的にオン状態とされ、対応するデータ出
力端子DOを回路の電源電圧のようなハイレベルとする
。また、他方の出力MOSFETQ8は、反転タイミン
グ信号φoe及び非反転内部出力データdQがともにロ
ウレベルとされるとき選択的にオン状態とされ、データ
出力端子DOを回路の接地電位のようなロウレベルとす
る。反転タイミング信号7ττがハイレベルとされると
き、データ出力端子DOはハイインピーダンス状態とさ
れる。これにより、データ出力バッファは、トライステ
ート型の出力回路として機能する。
ところが、上記のようなデータ出力バッファには、次の
ような問題点がある。すなわち、出力MOSFETQ7
がオン状態とされデータ出力バッファの出力信号がハイ
レベルとされるとき、出力MOSFETQ7のゲート・
ソース間電圧は出力信号レベルが上昇するに従って小さ
くされ、これにともなって出力MOSFETQ7のコン
ダクタンスも徐々に小さくされる。このため、出力MO
3F E ’l’ Q 7は、出力信号の立ち上がりを
抑制する作用を持つこととなり、データ出カバ、ファの
出力信号すなわちデータ出力端子DOのレベルは、第5
図に示されるように、−旦急速に立ち上がった後、緩や
かに回路の電源電圧Vccのよ−)なハイレベルに上昇
する。一方、出力MOSFETQ8がオン状態とされデ
ータ出力バッファの出力信月がロウレベルとされるとき
、出力MOSFETQ8のゲート・ソース間電圧は、そ
のソースが回路の接地電位に固定されることから、はぼ
回路の電源電圧Vccに相当する安定した値となる。し
たがって、出力MOSFETQBは、出力信号レベルに
左右されることなく一定した大きなコンダクタンスを持
つものとなる。このため、データ出力バッファの出力信
号は、急速に回路の接地電位のようなロウレベルに引き
抜かれる0周知のように、データ出力端子DOには、比
較的大きな値の寄生インダクタンスLsや寄生キャパシ
タCs等が結合される。出力MOSFETQ8がオン状
態となり、その比較的大きなコンダクタンスによって急
速に回路の接地電位に引き抜かれることで、データ出力
バッファの出力信号にはアンダーシュートが生し、不本
意なリンギングが発生する。このことは、実質的にデー
タ出カバ7フアの伝達遅延時間を増大させるとともに、
周辺回路に対してノイズを誘発させる原因となり、デー
タ出力バッファを含むダイナミック型RAM等の高速化
を制限しその動作を不安定なものとする。
ような問題点がある。すなわち、出力MOSFETQ7
がオン状態とされデータ出力バッファの出力信号がハイ
レベルとされるとき、出力MOSFETQ7のゲート・
ソース間電圧は出力信号レベルが上昇するに従って小さ
くされ、これにともなって出力MOSFETQ7のコン
ダクタンスも徐々に小さくされる。このため、出力MO
3F E ’l’ Q 7は、出力信号の立ち上がりを
抑制する作用を持つこととなり、データ出カバ、ファの
出力信号すなわちデータ出力端子DOのレベルは、第5
図に示されるように、−旦急速に立ち上がった後、緩や
かに回路の電源電圧Vccのよ−)なハイレベルに上昇
する。一方、出力MOSFETQ8がオン状態とされデ
ータ出力バッファの出力信月がロウレベルとされるとき
、出力MOSFETQ8のゲート・ソース間電圧は、そ
のソースが回路の接地電位に固定されることから、はぼ
回路の電源電圧Vccに相当する安定した値となる。し
たがって、出力MOSFETQBは、出力信号レベルに
左右されることなく一定した大きなコンダクタンスを持
つものとなる。このため、データ出力バッファの出力信
号は、急速に回路の接地電位のようなロウレベルに引き
抜かれる0周知のように、データ出力端子DOには、比
較的大きな値の寄生インダクタンスLsや寄生キャパシ
タCs等が結合される。出力MOSFETQ8がオン状
態となり、その比較的大きなコンダクタンスによって急
速に回路の接地電位に引き抜かれることで、データ出力
バッファの出力信号にはアンダーシュートが生し、不本
意なリンギングが発生する。このことは、実質的にデー
タ出カバ7フアの伝達遅延時間を増大させるとともに、
周辺回路に対してノイズを誘発させる原因となり、デー
タ出力バッファを含むダイナミック型RAM等の高速化
を制限しその動作を不安定なものとする。
この発明の目的は、出力信号のアンダーシュートやリン
ギングを抑制したブツシュ・プル型出力回路を含むデー
タ出力バッファを提供することにある。この発明の他の
目的は、データ出力バッファを含むダイナミック型RA
M等の高速化と動作の安定化を図ることにある。
ギングを抑制したブツシュ・プル型出力回路を含むデー
タ出力バッファを提供することにある。この発明の他の
目的は、データ出力バッファを含むダイナミック型RA
M等の高速化と動作の安定化を図ることにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
Nチャンネル型の出力MOSFETを含むブツシュ・プ
ル型出力回路を基本構成とするデータ出力バッファにお
いて、出力ノードと回路の接地電位との間に設けられる
出力MOSFETに、所定の抵抗値を持つように設計さ
れる直列抵抗を付加し、あるいは出力ノードと回路の接
地電位との間に設けられる出力MOSFETが、上記出
力ノードと回路の電源電圧との間に設けられる出力MO
SFETに比較して小さなコンダクタンスを持つように
設計するものである。
を簡単に説明すれば、下記のとおりである。すなわち、
Nチャンネル型の出力MOSFETを含むブツシュ・プ
ル型出力回路を基本構成とするデータ出力バッファにお
いて、出力ノードと回路の接地電位との間に設けられる
出力MOSFETに、所定の抵抗値を持つように設計さ
れる直列抵抗を付加し、あるいは出力ノードと回路の接
地電位との間に設けられる出力MOSFETが、上記出
力ノードと回路の電源電圧との間に設けられる出力MO
SFETに比較して小さなコンダクタンスを持つように
設計するものである。
上記した手段によれば、ブツシュ・プル型出力回路の出
力ノードと回路の接地電位との間の総合コンダクタンス
を適当な値に抑え、ロウレベル出力時におけるレベル変
化を緩やかなものとすることができるため、データ出力
バッファの出力信号のアンダーシュート及びリンギング
を抑制し、実質的にデータ出力バッファの伝達遅延時間
を短縮することができる。これにより、データ出力バッ
ファを含むグイナミソク型RAM等の高速化と動作の安
定化を図ることができる。
力ノードと回路の接地電位との間の総合コンダクタンス
を適当な値に抑え、ロウレベル出力時におけるレベル変
化を緩やかなものとすることができるため、データ出力
バッファの出力信号のアンダーシュート及びリンギング
を抑制し、実質的にデータ出力バッファの伝達遅延時間
を短縮することができる。これにより、データ出力バッ
ファを含むグイナミソク型RAM等の高速化と動作の安
定化を図ることができる。
〔実施例1〕
第1図には、この発明が通用されたブツシュ・プル型出
力回路を含むデータ出力バッファの一実施例の回路図が
示されている。この実施例のデータ出力バッファは、特
に制限されないが、ダイナミック型RAMに複数個設け
られ、メモリアレイの選択されたメモリセルから出力さ
れる読み出し信号を、反転タイミング信号φOeに従っ
て対応する出力バスに送出する機能を持つ、以下、出力
データDOに対応する1 1FMのデータ出力バッファ
を例に、この発明が通用されたブツシュ・プル型出力回
路の構成と動作のl15を説明する。なお、第1図の各
回路素子は、ダイナミック型RAMの図示されない他の
回路素子とともに、特に制限されないが、単結晶シリコ
ンのような1個の半導体基板上に形成される。また、以
下の図において、記載されるMO3F1’、Tは、すべ
てNチャンネルMOSFETである。
力回路を含むデータ出力バッファの一実施例の回路図が
示されている。この実施例のデータ出力バッファは、特
に制限されないが、ダイナミック型RAMに複数個設け
られ、メモリアレイの選択されたメモリセルから出力さ
れる読み出し信号を、反転タイミング信号φOeに従っ
て対応する出力バスに送出する機能を持つ、以下、出力
データDOに対応する1 1FMのデータ出力バッファ
を例に、この発明が通用されたブツシュ・プル型出力回
路の構成と動作のl15を説明する。なお、第1図の各
回路素子は、ダイナミック型RAMの図示されない他の
回路素子とともに、特に制限されないが、単結晶シリコ
ンのような1個の半導体基板上に形成される。また、以
下の図において、記載されるMO3F1’、Tは、すべ
てNチャンネルMOSFETである。
第1図において、データ出力バッファは、出力ノードす
なわちデータ出力端子DOと回路の電源電圧Vcc(第
1の電源電圧)との間に設けられるNチャンネル型の出
力MOSFETQI (第1の出力MOSFET)を
含む、この出力MOSFETQ1は、データ出力バッフ
ァのNib能力が所定の大きさとなるような比較的大き
なコンダクタンスを持つように設計される。
なわちデータ出力端子DOと回路の電源電圧Vcc(第
1の電源電圧)との間に設けられるNチャンネル型の出
力MOSFETQI (第1の出力MOSFET)を
含む、この出力MOSFETQ1は、データ出力バッフ
ァのNib能力が所定の大きさとなるような比較的大き
なコンダクタンスを持つように設計される。
データ出力端子DOと回路の接地電位(第2の電源電圧
)との間には、抵抗R1及び出力MOSFETQ2(第
2の出力MO5FET)が直列形態に設けられる。出力
MOSFETQ2は、特に制限されないが、上記出力M
OSFETQIと同様なコンダクタンスを持つように設
計される。また、抵抗R1は、データ出力バッファのロ
ウレベル出力時において、出力信号にアンダーシュート
やリンギングが生ぜずかつそのロウレベルが所定の仕様
すなわちロウレベル出力時の上限電圧VOLを超えるこ
とのない所定の抵抗値を持つように設計される。
)との間には、抵抗R1及び出力MOSFETQ2(第
2の出力MO5FET)が直列形態に設けられる。出力
MOSFETQ2は、特に制限されないが、上記出力M
OSFETQIと同様なコンダクタンスを持つように設
計される。また、抵抗R1は、データ出力バッファのロ
ウレベル出力時において、出力信号にアンダーシュート
やリンギングが生ぜずかつそのロウレベルが所定の仕様
すなわちロウレベル出力時の上限電圧VOLを超えるこ
とのない所定の抵抗値を持つように設計される。
出力MOS F ETQ 1及びQ2のゲートは、ノア
ゲート回路N0Gl及びN0G2の出力端子にそれぞれ
結合される。ノアゲート回路N0G1の一方の入力端子
には、特に制限されないが、ダイナミック型RAMの図
示されない出力ラッチから、反転内部出力データ丁Tが
供給される。また、ノアゲート回路N0G2の一方の入
力端子には、上記出カラフチから非反転内部出力データ
doが供給される。上記反転内部出力データ7了及び非
反転内部出力データdOは、対応する読み出し信号の論
理レベルに従って相補的にハイレベル又はロウレベルと
される。ノアゲート回路N0Gl及びN0G2の他方の
入力端子には、ダイナミック型RA R,4の図示され
ないタイミング発生回路から、反転タイミニフグ信号φ
00が共通に供給される。
ゲート回路N0Gl及びN0G2の出力端子にそれぞれ
結合される。ノアゲート回路N0G1の一方の入力端子
には、特に制限されないが、ダイナミック型RAMの図
示されない出力ラッチから、反転内部出力データ丁Tが
供給される。また、ノアゲート回路N0G2の一方の入
力端子には、上記出カラフチから非反転内部出力データ
doが供給される。上記反転内部出力データ7了及び非
反転内部出力データdOは、対応する読み出し信号の論
理レベルに従って相補的にハイレベル又はロウレベルと
される。ノアゲート回路N0Gl及びN0G2の他方の
入力端子には、ダイナミック型RA R,4の図示され
ないタイミング発生回路から、反転タイミニフグ信号φ
00が共通に供給される。
この反転タイミング信号φosは、ダイナミック型RA
Mが非選択状態とされるときハイレベルとされ、ダイナ
ミック型RAMが読み出しモードで選択状態とされると
き所定のタイミングでロウレベルとされる。
Mが非選択状態とされるときハイレベルとされ、ダイナ
ミック型RAMが読み出しモードで選択状態とされると
き所定のタイミングでロウレベルとされる。
ダイナミック型RAMが非選択状態とされ上記反転タイ
ミング信号φOeがハイレベルとされるとき、ノアゲー
ト回路N0Gl及びN0G2の出力信号は、反転内部出
力データdO及び非反転内部出力データdOに関係なく
、ともにロウレベルとなる。ダイナミック型RAMが選
択状態とされ上記反転タイミング信号φoeがロウレベ
ルとされると、ノアゲート回gINOGlの出力信号は
、反転内部出力データdOがロウレベルすなわち対応す
る読み出し信号が論理“l”であることを条件に、選択
的にハ・イレベルとなる。同様に、ノアゲート回路N0
G2の出力信号は、非反転内部出力データdOがロウレ
ベルすなわち対応する読み出し信号が論理“0”である
ことを条件に、選択的にハイレベルとなる。つまり、ノ
アゲート回路N0G1及びN0G2は、対応する反転内
部出力データdo又は非反転内部出力データdOと反転
タイミング信号φoeに対して、負論理入力の論理積回
路として機能する。
ミング信号φOeがハイレベルとされるとき、ノアゲー
ト回路N0Gl及びN0G2の出力信号は、反転内部出
力データdO及び非反転内部出力データdOに関係なく
、ともにロウレベルとなる。ダイナミック型RAMが選
択状態とされ上記反転タイミング信号φoeがロウレベ
ルとされると、ノアゲート回gINOGlの出力信号は
、反転内部出力データdOがロウレベルすなわち対応す
る読み出し信号が論理“l”であることを条件に、選択
的にハ・イレベルとなる。同様に、ノアゲート回路N0
G2の出力信号は、非反転内部出力データdOがロウレ
ベルすなわち対応する読み出し信号が論理“0”である
ことを条件に、選択的にハイレベルとなる。つまり、ノ
アゲート回路N0G1及びN0G2は、対応する反転内
部出力データdo又は非反転内部出力データdOと反転
タイミング信号φoeに対して、負論理入力の論理積回
路として機能する。
反転タイミング信号φoeがハイレベルとされノアゲー
ト回路N0CI及びN0G2の出力信号がロウレベルと
されるとき、対応する出力MOSFETQI及びQ2は
ともにオフ状態となる。これにより、データ出力端子D
oはハイインピーダンス状ゼとされる。
ト回路N0CI及びN0G2の出力信号がロウレベルと
されるとき、対応する出力MOSFETQI及びQ2は
ともにオフ状態となる。これにより、データ出力端子D
oはハイインピーダンス状ゼとされる。
一方、反転タイミング信号ψoeがロウレベルとされま
た対応する読み出し信号が論理“1”とされることで、
ノアゲート回路N0G1の出力信号がハイレベルとされ
、ノアゲート回路N0G2の出力信号がロウレー゛ルと
される。したがって、出力MOSFETQIがオン状態
となり、出力MOS F E T Q 2はオフ状態と
なる。これにより、データ出力端子DOは、出力M O
S F E T Q 1を介して回路の電源電圧Vcc
が供給されることで、ハイレベルに変化しようとする。
た対応する読み出し信号が論理“1”とされることで、
ノアゲート回路N0G1の出力信号がハイレベルとされ
、ノアゲート回路N0G2の出力信号がロウレー゛ルと
される。したがって、出力MOSFETQIがオン状態
となり、出力MOS F E T Q 2はオフ状態と
なる。これにより、データ出力端子DOは、出力M O
S F E T Q 1を介して回路の電源電圧Vcc
が供給されることで、ハイレベルに変化しようとする。
前述のように、出力MOSFETQIは、比較的大きな
コンダクタンスを持つように設計される。したがって、
データ出力端子DOのレベルは、出力MOSFETQ1
がオン状態となることで、−旦急速に立ち上がる。とこ
ろが、データ出力端子DOのレベルが上昇するに従って
出力M OS F E T Q 1のゲート・ソース間
電圧が小さくされそのコンダクタンスが徐々シこ小さく
されることから、データ出力端子DOのレベル上昇は比
較的板やかなものとなる。
コンダクタンスを持つように設計される。したがって、
データ出力端子DOのレベルは、出力MOSFETQ1
がオン状態となることで、−旦急速に立ち上がる。とこ
ろが、データ出力端子DOのレベルが上昇するに従って
出力M OS F E T Q 1のゲート・ソース間
電圧が小さくされそのコンダクタンスが徐々シこ小さく
されることから、データ出力端子DOのレベル上昇は比
較的板やかなものとなる。
このため、データ出力端子Doのレベルは、オーバーシ
ュートやり二/ギングを生じることなくハ、イレベルと
なる。
ュートやり二/ギングを生じることなくハ、イレベルと
なる。
反転タイミング信号−〇〇がロウレベルとされまた対応
する疏み出し信号が論理“0”とされることで、ノアゲ
ート回路N0GIの出力信号が口27レベルたされノア
デー1−回路N0G2の出力信号がハイレベルとされる
と、出力M OS F E T Qlはオフ状態となり
、代わって出力MOSFETQ2がオン状態となる。こ
れにより、データ出力端子DOのレベルは、出力M O
S F E T Q 2を介して回路の接地電位に引き
抜かれることで、ロウレベルに変化しようとする。前述
のように、出力MOSFETQ2は、上記出力MOSF
ETQIと同様に比較的大ぎなコンダクタンスを持つよ
うに設計され、抵抗R1は、データ出力バッファの出力
信号にアンダーシュートやリンギングが生ぜずかつその
ロウレベルが所定の仕様すなわちロウレベル出力時の上
限電圧V!1Lを超えることのない所定の抵抗値を持つ
ように設計される。したがって、出力MOSFETQI
がオン状態となっても、抵抗R1を含めた出力ノード及
び回路の接地電位間の総合コンダクタンスは適当に小さ
くされる。
する疏み出し信号が論理“0”とされることで、ノアゲ
ート回路N0GIの出力信号が口27レベルたされノア
デー1−回路N0G2の出力信号がハイレベルとされる
と、出力M OS F E T Qlはオフ状態となり
、代わって出力MOSFETQ2がオン状態となる。こ
れにより、データ出力端子DOのレベルは、出力M O
S F E T Q 2を介して回路の接地電位に引き
抜かれることで、ロウレベルに変化しようとする。前述
のように、出力MOSFETQ2は、上記出力MOSF
ETQIと同様に比較的大ぎなコンダクタンスを持つよ
うに設計され、抵抗R1は、データ出力バッファの出力
信号にアンダーシュートやリンギングが生ぜずかつその
ロウレベルが所定の仕様すなわちロウレベル出力時の上
限電圧V!1Lを超えることのない所定の抵抗値を持つ
ように設計される。したがって、出力MOSFETQI
がオン状態となっても、抵抗R1を含めた出力ノード及
び回路の接地電位間の総合コンダクタンスは適当に小さ
くされる。
これにより、データ出力端−子り0のレベル低下は、比
較的板やかなものとなる。このため、データ出力端子D
Oのレベルは、出力MOS F ETQ 2が出力MO
3FIETQIと同様なコンダクタンスを持つように設
計されるにもかかわらず、アンダーシュートやり7ギン
グを生じることなくロウレベルに変化されるものとなる
。
較的板やかなものとなる。このため、データ出力端子D
Oのレベルは、出力MOS F ETQ 2が出力MO
3FIETQIと同様なコンダクタンスを持つように設
計されるにもかかわらず、アンダーシュートやり7ギン
グを生じることなくロウレベルに変化されるものとなる
。
以上のように、この実施例のデータ出力バッファは、N
チャンネル型の2個の出力MOSFETQ1及びQ2を
含むブツシュ・プル型出力回路を基本構成とする。出力
ノードと回路の電源電圧との間には、比較的大きなコン
ダクタンスを持つように設計される出力MOSFETQ
1が単独で設けられ、出力ノードと回路の接地電位との
間には、同様に比較的大きなコンタクタンスを持つよう
に設計される出力M OS F E T Q 2と所定
の抵抗値を持つように設計される抵抗R1とが直列形態
に設けられる。ダイナミック型RA Mか選択状態とさ
れ論理“1”の読み出し信号が出力されるとき、データ
出力バッファの出力信号は、出力MOSFETQ1を介
して適度に高速かつ安定してハイレベルに立ち上げられ
る。このとき、読み出し信号が論理“O″であると、デ
ータ出力バッファの出力(言分は、出力ノード及び回路
の接地電位間の総合コンダクタンスが抵抗R1により比
較的小さくされるため、アンダーシェードやリンギング
を生じることなく安定してロウレベルに変化される。
チャンネル型の2個の出力MOSFETQ1及びQ2を
含むブツシュ・プル型出力回路を基本構成とする。出力
ノードと回路の電源電圧との間には、比較的大きなコン
ダクタンスを持つように設計される出力MOSFETQ
1が単独で設けられ、出力ノードと回路の接地電位との
間には、同様に比較的大きなコンタクタンスを持つよう
に設計される出力M OS F E T Q 2と所定
の抵抗値を持つように設計される抵抗R1とが直列形態
に設けられる。ダイナミック型RA Mか選択状態とさ
れ論理“1”の読み出し信号が出力されるとき、データ
出力バッファの出力信号は、出力MOSFETQ1を介
して適度に高速かつ安定してハイレベルに立ち上げられ
る。このとき、読み出し信号が論理“O″であると、デ
ータ出力バッファの出力(言分は、出力ノード及び回路
の接地電位間の総合コンダクタンスが抵抗R1により比
較的小さくされるため、アンダーシェードやリンギング
を生じることなく安定してロウレベルに変化される。
これにより、データ出力バッファの実質的な伝達遅延時
間が短縮され、ナーク出カバソファを含むダイナミック
型RAMが高速化されるとともに、その動作が安定化さ
れるものである。
間が短縮され、ナーク出カバソファを含むダイナミック
型RAMが高速化されるとともに、その動作が安定化さ
れるものである。
〔実施例2〕
第3図には、この発明が通用されたブツシュ・プル型出
力回路を含むデータ出力バッファのもう一つの実施例が
示されている。この実施例のデータ出力バッファは、基
本的に上記第1図の実施例を踏襲するものである。この
ため、以下の説明では、上記第1図の実施例と異なる部
分についてのみ説明を追加する。
力回路を含むデータ出力バッファのもう一つの実施例が
示されている。この実施例のデータ出力バッファは、基
本的に上記第1図の実施例を踏襲するものである。この
ため、以下の説明では、上記第1図の実施例と異なる部
分についてのみ説明を追加する。
第3図において、データ出力バッファの出力ノードすな
わちデータ出力端子DOと回路の電源電圧Vcc(第1
の電源電圧)及び接地電位(第2の電源電圧)との間に
は、出力MOSFETQ5 (第3のMOSFET)及
びQ6(第4のMOSFET)がそれぞれ設けられる。
わちデータ出力端子DOと回路の電源電圧Vcc(第1
の電源電圧)及び接地電位(第2の電源電圧)との間に
は、出力MOSFETQ5 (第3のMOSFET)及
びQ6(第4のMOSFET)がそれぞれ設けられる。
このうち、出力MOSFETQ5は、上記第1図の実施
例の出力MO5FETQIと同様に、データ出力バッフ
ァの駆動能力が所定の値となるような比較的大きなコン
ダクタンスを持つように設計される。一方、出力MOS
FETQ6は、上記出力MO5FETQ5に比較して小
さなコンダクタンスを持つように設計される。
例の出力MO5FETQIと同様に、データ出力バッフ
ァの駆動能力が所定の値となるような比較的大きなコン
ダクタンスを持つように設計される。一方、出力MOS
FETQ6は、上記出力MO5FETQ5に比較して小
さなコンダクタンスを持つように設計される。
この実施例のデータ出力バッファは、上記第1図の実施
例と同様に、ダイナミック型RAMの図示されない出力
ランチから供給される反転内部出力データdO及び算反
転内部出力データdQを受け、ダイナミック型RAMの
図示されないタイミング発生回路から供給される反転タ
イミング信号φOeに従って、選択的に対応するデータ
出力端子DOに伝達する。
例と同様に、ダイナミック型RAMの図示されない出力
ランチから供給される反転内部出力データdO及び算反
転内部出力データdQを受け、ダイナミック型RAMの
図示されないタイミング発生回路から供給される反転タ
イミング信号φOeに従って、選択的に対応するデータ
出力端子DOに伝達する。
すなわち、反転タイミング信号φoeがロウレベルとさ
れ対応する読み出し信号が論理“1”とされると、デー
タ出力バッファのノアゲート回路N0G5の出力信号が
ハイレベルとなり、出力MOSFETQ5がオン状態と
なる。このとき、出力MOSFETQ5のコンダクタン
スは、上記第1図の実施例と同様に、データ出力端子D
Oのレベルが上昇するに従うて小さくされるため、デー
タ出力端子DOのレベルは、適度に高速かつ安定にハイ
レベルに立ち上げられる。
れ対応する読み出し信号が論理“1”とされると、デー
タ出力バッファのノアゲート回路N0G5の出力信号が
ハイレベルとなり、出力MOSFETQ5がオン状態と
なる。このとき、出力MOSFETQ5のコンダクタン
スは、上記第1図の実施例と同様に、データ出力端子D
Oのレベルが上昇するに従うて小さくされるため、デー
タ出力端子DOのレベルは、適度に高速かつ安定にハイ
レベルに立ち上げられる。
一方、反転タイミング信号φasがロウレベルとされ対
応する読み出し信号が論理“01とされると、ノアゲー
ト回路N0G6の出力信号がハイレベルとなり、出力M
OSFETQ6がオン状態となる* Fl!J述のよう
に、出力MOSFETQ6は、上記出力MOSFETQ
5に比較して小さなコンダクタンスを持つように設計さ
れる。また、ノアゲート回路N0G6の出力信号がハイ
レベルとされるとき、M OS F E T Q 6の
ケート・ソース間電圧は変化しないので、そのコンダク
タンスは一定したものとなる。したがって、MOSFE
Tのコンダクタンスの値を、例えば上記出力MO3FI
ETQ5の平均コンダクタンスとなるように設計すると
、データ出力端子DOのレベル低下は、適度に抑制され
、緩やかなものとなる。これにより、データ出力端子D
Oのレベルは、アンダーシェードやリンギングを生じる
ことな(、回路の接地電位のようなロウレベルに変化さ
れる。
応する読み出し信号が論理“01とされると、ノアゲー
ト回路N0G6の出力信号がハイレベルとなり、出力M
OSFETQ6がオン状態となる* Fl!J述のよう
に、出力MOSFETQ6は、上記出力MOSFETQ
5に比較して小さなコンダクタンスを持つように設計さ
れる。また、ノアゲート回路N0G6の出力信号がハイ
レベルとされるとき、M OS F E T Q 6の
ケート・ソース間電圧は変化しないので、そのコンダク
タンスは一定したものとなる。したがって、MOSFE
Tのコンダクタンスの値を、例えば上記出力MO3FI
ETQ5の平均コンダクタンスとなるように設計すると
、データ出力端子DOのレベル低下は、適度に抑制され
、緩やかなものとなる。これにより、データ出力端子D
Oのレベルは、アンダーシェードやリンギングを生じる
ことな(、回路の接地電位のようなロウレベルに変化さ
れる。
以上のように、このX絶倒のデータ出力パフフアでは、
出力ノードと回路の電源電圧及び接地電位との間に、出
力MOSFETQ5及びQ6がそれぞれ単独で設けられ
る。出力MOSFETQ5は、比較的大きなコンダクタ
ンスを持つように設計され、出力MOSFETQ6は、
上記出力MOSFETQ5に比較して小さ(かつハイレ
ベル出力時における出力MOSFETQ5の平均コンダ
クタンスと同じ程度のコンダクタンスを持つように設計
される。このため、ロウレベル出力時におけるデータ出
力バッファの出力ノードすなわちデータ出力端子DOの
レベル変化は抑制され、アンダーシュートやリンギング
を生じることなく安定してロウレベルに変化される。こ
れにより、実質的にデータ出力バッファの伝達遅延時間
が短縮され、データ出力バッファを含むダイナミック型
RAMが高速化されるとともに、その動作が安定化され
るものである。
出力ノードと回路の電源電圧及び接地電位との間に、出
力MOSFETQ5及びQ6がそれぞれ単独で設けられ
る。出力MOSFETQ5は、比較的大きなコンダクタ
ンスを持つように設計され、出力MOSFETQ6は、
上記出力MOSFETQ5に比較して小さ(かつハイレ
ベル出力時における出力MOSFETQ5の平均コンダ
クタンスと同じ程度のコンダクタンスを持つように設計
される。このため、ロウレベル出力時におけるデータ出
力バッファの出力ノードすなわちデータ出力端子DOの
レベル変化は抑制され、アンダーシュートやリンギング
を生じることなく安定してロウレベルに変化される。こ
れにより、実質的にデータ出力バッファの伝達遅延時間
が短縮され、データ出力バッファを含むダイナミック型
RAMが高速化されるとともに、その動作が安定化され
るものである。
以上の複数の実施例に示されるように、この発明をダイ
ナミック型RAM等のデータ出力バッファに含まれるブ
ツシュ・プル型出力回路に通用した場合、次のような効
果が得られる。すなわち、(1) Nチャンネル型の出
力MOSFETを含むブツシュ・プル型出力回路を基本
構成とするデータ出力バッファにおいて、出力ノードと
回路の接地電位との間に設けられる出力MOSFETに
、所定の抵抗値を持つように設g+される直列抵抗を付
加することで、出力ノード及び回路の接地電位間の総合
コンダクタンスを抑え、データ出力バッファのロウレベ
ル出力時におけるレベル変化を緩やかにすることができ
るという効果が得られる。
ナミック型RAM等のデータ出力バッファに含まれるブ
ツシュ・プル型出力回路に通用した場合、次のような効
果が得られる。すなわち、(1) Nチャンネル型の出
力MOSFETを含むブツシュ・プル型出力回路を基本
構成とするデータ出力バッファにおいて、出力ノードと
回路の接地電位との間に設けられる出力MOSFETに
、所定の抵抗値を持つように設g+される直列抵抗を付
加することで、出力ノード及び回路の接地電位間の総合
コンダクタンスを抑え、データ出力バッファのロウレベ
ル出力時におけるレベル変化を緩やかにすることができ
るという効果が得られる。
(2)Nチャンネル型の出力MOSFETを含むブツシ
ュ・プル型出力回路を基本構成とするデータ出力バッフ
ァにおいて、出力ノートと回路の接地電位との間に設け
られる出力jvi OS F E Tが、上記出力ノー
ドと回路の電源電圧との間に設けられる出力MOSFE
Tに比較して小さくかつそのハイレベル出力時における
平均コンダクタンスと同じ程度のコンダクタンスを持つ
ように設計することで、ロウレベル出力時におけるレベ
ル変化をハイレベル出力時と同様に緩やかにすることが
できるという効果が得られる。
ュ・プル型出力回路を基本構成とするデータ出力バッフ
ァにおいて、出力ノートと回路の接地電位との間に設け
られる出力jvi OS F E Tが、上記出力ノー
ドと回路の電源電圧との間に設けられる出力MOSFE
Tに比較して小さくかつそのハイレベル出力時における
平均コンダクタンスと同じ程度のコンダクタンスを持つ
ように設計することで、ロウレベル出力時におけるレベ
ル変化をハイレベル出力時と同様に緩やかにすることが
できるという効果が得られる。
(3)上記(1)項及び(2)項により、データ出力バ
ッファのロウレベル出力時におけるアンダーシュート及
びリンギングを抑制し、実質的にデータ出力バッファの
伝達遅延時間を短縮することができるという効果が得ら
れる。
ッファのロウレベル出力時におけるアンダーシュート及
びリンギングを抑制し、実質的にデータ出力バッファの
伝達遅延時間を短縮することができるという効果が得ら
れる。
(4)上記(3)項により、データ出力バッファを含む
ダイナミック型RAM等の高速化と、動作の安定化を図
ることができるという効果が得られる。
ダイナミック型RAM等の高速化と、動作の安定化を図
ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない0例えば、第1図及び第
3図のデータ出力バッファは、出力MO3I”ETとし
て、PチャンネルMOS F ETを用いるものであっ
てもよい、このとき、出力ノードと回路の電源電圧との
間に設けられるPチャンネルMOSFETは、第1図及
び第3図の出力MOSFETQ2及びQ6すなわち第2
の出力MOSFETに相当し、また出力ノードと回路の
接地電位との間に設けられるPチャンネルMOSFET
は、出力MOSFETQI及びQ5すなわち第1のMO
SFETに相当する。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない0例えば、第1図及び第
3図のデータ出力バッファは、出力MO3I”ETとし
て、PチャンネルMOS F ETを用いるものであっ
てもよい、このとき、出力ノードと回路の電源電圧との
間に設けられるPチャンネルMOSFETは、第1図及
び第3図の出力MOSFETQ2及びQ6すなわち第2
の出力MOSFETに相当し、また出力ノードと回路の
接地電位との間に設けられるPチャンネルMOSFET
は、出力MOSFETQI及びQ5すなわち第1のMO
SFETに相当する。
第1図及び第3図のデータ出力バッファは、トラ、イス
テート型とせず、二つの出力M OS F E Tの一
方が常にオン状態とされるものとしてもよい。
テート型とせず、二つの出力M OS F E Tの一
方が常にオン状態とされるものとしてもよい。
各実施例において、データ出力バッファの出力ノードは
、データ出力用の外部端子ではなく、直接内部出力バス
等に結合されるものであってもよい。
、データ出力用の外部端子ではなく、直接内部出力バス
等に結合されるものであってもよい。
第1図の実施例において、出力MOSFETに付加され
る抵抗は、第2区に示されるように、出力MOSFET
Q4と回路の接地電位との間に設けてもよい、さらに、
itiないし第3図に示されるデータ出力バッファの具
体的な回路構成や内部出力データ及びタイミング信号の
趨み合わせ等、種々の実施形態を採りうる。
る抵抗は、第2区に示されるように、出力MOSFET
Q4と回路の接地電位との間に設けてもよい、さらに、
itiないし第3図に示されるデータ出力バッファの具
体的な回路構成や内部出力データ及びタイミング信号の
趨み合わせ等、種々の実施形態を採りうる。
り上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型RA
Mのデータ出力バッファに適用した場合について説明し
たが、それに限定されるものではなく、例えば、他の各
種の半導体記憶装置やマイクロコンピュータ等のデータ
出力バッファにも適用できる。本発明は、少な(ともブ
ツシュ・プル型出力回路を基本構成とするデータ出力バ
ッファ及びこのようなデータ出力バッファを含む半導体
策積回路装置に広く通用できる。
をその背景となった利用分野であるダイナミック型RA
Mのデータ出力バッファに適用した場合について説明し
たが、それに限定されるものではなく、例えば、他の各
種の半導体記憶装置やマイクロコンピュータ等のデータ
出力バッファにも適用できる。本発明は、少な(ともブ
ツシュ・プル型出力回路を基本構成とするデータ出力バ
ッファ及びこのようなデータ出力バッファを含む半導体
策積回路装置に広く通用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ブツシュ・プル型出力回路を基本構成と
するデータ出力バッファにおいて、出力ノードと回路の
接地電位との間に設けられる出力MOSFETに、適当
な抵抗値を持つように設計される直列抵抗を付加し、あ
るいは出力ノードと回路の接地電位との間に設けられる
出力MOSFETが、上記出力ノードと回路の電源電圧
との間に設けられる出力MOSFETに比較して小さく
かつそのハイレベル出力時の平均コンダクタンスと同じ
程度のコンダクタンスを持つように設計することで、デ
ータ出力バッファの口ウシベル出力時におけるアンダー
シェード及びリンギングを抑制し、実質的にデータ出力
バッファの伝達遅延時間を短縮することができるため、
データ出力バッファを含むダイナミック型RAM等の高
速化と、動作の安定化を図ることができるものである。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ブツシュ・プル型出力回路を基本構成と
するデータ出力バッファにおいて、出力ノードと回路の
接地電位との間に設けられる出力MOSFETに、適当
な抵抗値を持つように設計される直列抵抗を付加し、あ
るいは出力ノードと回路の接地電位との間に設けられる
出力MOSFETが、上記出力ノードと回路の電源電圧
との間に設けられる出力MOSFETに比較して小さく
かつそのハイレベル出力時の平均コンダクタンスと同じ
程度のコンダクタンスを持つように設計することで、デ
ータ出力バッファの口ウシベル出力時におけるアンダー
シェード及びリンギングを抑制し、実質的にデータ出力
バッファの伝達遅延時間を短縮することができるため、
データ出力バッファを含むダイナミック型RAM等の高
速化と、動作の安定化を図ることができるものである。
第1図は、この発明が通用されたブツシュ・プル型出力
回路を含むデータ出力バッファの一実施例を示す回路図
、 第2図は、第1図のデータ出力バッファの変形例を示す
回路図、 第3図は、この発明が通用されたブツシュ・プル型出力
回路を含むデータ出力バッファのもう一つの実施例を示
す回路図、 第4図は、従来のブツシュ・プル型出力回路を含むデー
タ出力バッファの一例を示す回路図、第5図は、第4図
のデータ出力バッファの信号波形図である。 Q1〜Q8・・・NチャンネルMO5FET。 RIA−R2・・・抵抗、N0GI〜N0GB・・・ノ
アゲート回路、L3・・・寄生インダクタンス、Cs・
・・寄生容量、Do・・・データ出力用外部端子。 纂1図 第 21!1 第 ヨ 図 第4図
回路を含むデータ出力バッファの一実施例を示す回路図
、 第2図は、第1図のデータ出力バッファの変形例を示す
回路図、 第3図は、この発明が通用されたブツシュ・プル型出力
回路を含むデータ出力バッファのもう一つの実施例を示
す回路図、 第4図は、従来のブツシュ・プル型出力回路を含むデー
タ出力バッファの一例を示す回路図、第5図は、第4図
のデータ出力バッファの信号波形図である。 Q1〜Q8・・・NチャンネルMO5FET。 RIA−R2・・・抵抗、N0GI〜N0GB・・・ノ
アゲート回路、L3・・・寄生インダクタンス、Cs・
・・寄生容量、Do・・・データ出力用外部端子。 纂1図 第 21!1 第 ヨ 図 第4図
Claims (1)
- 【特許請求の範囲】 1、出力ノードと第1の電源電圧との間に設けられる第
1の出力MOSFETと、上記出力ノードと第2の電源
電圧との間に直列形態に設けられる第2の出力MOSF
ET及び抵抗とを含む出力回路を具備することを特徴と
する半導体集積回路装置。 2、出力ノードと第1の電源電圧との間に設けられる第
3の出力MOSFETと、上記出力ノードと第2の電源
電圧との間に設けられ上記第3の出力MOSFETに比
較して小さなコンダクタンスを持つようにされる第4の
出力MOSFETとを含む出力回路を具備することを特
徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63010654A JPH01188023A (ja) | 1988-01-22 | 1988-01-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63010654A JPH01188023A (ja) | 1988-01-22 | 1988-01-22 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01188023A true JPH01188023A (ja) | 1989-07-27 |
Family
ID=11756210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63010654A Pending JPH01188023A (ja) | 1988-01-22 | 1988-01-22 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01188023A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01216620A (ja) * | 1988-02-24 | 1989-08-30 | Nec Corp | 半導体集積回路 |
US5886934A (en) * | 1996-12-02 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of through rate control of external output signal waveform |
-
1988
- 1988-01-22 JP JP63010654A patent/JPH01188023A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01216620A (ja) * | 1988-02-24 | 1989-08-30 | Nec Corp | 半導体集積回路 |
US5886934A (en) * | 1996-12-02 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of through rate control of external output signal waveform |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20050270066A1 (en) | Level shifter and buffer circuit | |
US4813020A (en) | Semiconductor device | |
EP0471289A1 (en) | High speed output buffer unit preliminarily shifting output voltage level | |
JPH0529995B2 (ja) | ||
JPH10190438A (ja) | レベルシフタ | |
US6639424B2 (en) | Combined dynamic logic gate and level shifter and method employing same | |
JP3502330B2 (ja) | 出力回路 | |
US4689505A (en) | High speed bootstrapped CMOS driver | |
US6937065B2 (en) | Level shelter, semiconductor integrated circuit and information processing system | |
US5469097A (en) | Translator circuit with symmetrical switching delays | |
JPH0389624A (ja) | 半導体集積回路 | |
JPH01188023A (ja) | 半導体集積回路装置 | |
US8717064B2 (en) | Semiconductor integrated circuit | |
JP3055223B2 (ja) | バッファ回路 | |
JP2830244B2 (ja) | トライステートバッファ回路 | |
JP2538628B2 (ja) | 半導体集積回路 | |
JPS63250911A (ja) | 半導体集積回路装置 | |
JPH04242319A (ja) | Cmos集積回路 | |
JP2855796B2 (ja) | 半導体出力回路 | |
JP2837670B2 (ja) | 半導体集積回路装置 | |
JP2793066B2 (ja) | データ転送用半導体回路 | |
JP2836128B2 (ja) | 半導体記憶装置 | |
JPH01112815A (ja) | 半導体集積回路 | |
JP2636464B2 (ja) | トランスファゲート回路 | |
JP2002335151A (ja) | 多電源出力バッファ |