JP2793066B2 - データ転送用半導体回路 - Google Patents
データ転送用半導体回路Info
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- JP2793066B2 JP2793066B2 JP4043186A JP4318692A JP2793066B2 JP 2793066 B2 JP2793066 B2 JP 2793066B2 JP 4043186 A JP4043186 A JP 4043186A JP 4318692 A JP4318692 A JP 4318692A JP 2793066 B2 JP2793066 B2 JP 2793066B2
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Description
【０００１】
【産業上の利用分野】本発明は、バスラインを介して相
互に回路ブロック間のデ−タ転送を行うデ−タ転送用半
導体回路の高速化に関する。
互に回路ブロック間のデ−タ転送を行うデ−タ転送用半
導体回路の高速化に関する。
【０００２】
【従来の技術】一般に、マイクロコンピュータ、デジタ
ルシグナルプロセッサ−等の半導体集積回路において
は、バスラインを介して相互に回路ブロック間のデ−タ
転送が行われる。図３は、従来例に係るデータ転送用半
導体回路を示す回路図である。同図において、（１１）
は金属配線等からなるバスライン、（１２）はバスライ
ンを電源電圧（Ｖｃｃ）にプリチャージするためのＰチ
ャンネルのプリチャージ用トランジスタ、ブロック１〜
ブロックｎはバスラインに接続された回路ブロック、Ｔ
ｒ１〜Ｔｒｎは、各回路ブロックからの出力デ−タを受
けてバスラインを駆動するためのＮチャンネルノバスド
ライバートランジスタ、Ｃ１〜ＣｎはＮチャンネルトラ
ンジスタＴｒ１〜Ｔｒｎの有する負荷容量である。
ルシグナルプロセッサ−等の半導体集積回路において
は、バスラインを介して相互に回路ブロック間のデ−タ
転送が行われる。図３は、従来例に係るデータ転送用半
導体回路を示す回路図である。同図において、（１１）
は金属配線等からなるバスライン、（１２）はバスライ
ンを電源電圧（Ｖｃｃ）にプリチャージするためのＰチ
ャンネルのプリチャージ用トランジスタ、ブロック１〜
ブロックｎはバスラインに接続された回路ブロック、Ｔ
ｒ１〜Ｔｒｎは、各回路ブロックからの出力デ−タを受
けてバスラインを駆動するためのＮチャンネルノバスド
ライバートランジスタ、Ｃ１〜ＣｎはＮチャンネルトラ
ンジスタＴｒ１〜Ｔｒｎの有する負荷容量である。
【０００３】次に、上述した回路の動作をｉ番目の回路
ブロックｉからｊ番目の回路ブロックｊへデ−タ転送を
行う場合を例として説明する。まず、プリチャージ用ト
ランジスタ（１２）によって、バスライン（１１）の電
位をＶｃｃにプリチャ−ジし回路ブロックｉの出力デ−
タがロウレベル（Ｌレベル）の場合はバスドライブ用ト
ランジスタＴｒｉは、オフ状態でありプリチャ−ジ電圧
（Ｖｃｃ）が回路ブロックｊに読み込まれる。他方、出
力デ−タがハイレベル（Ｈレベル）の場合はトランジス
タＴｒｉはオン状態となって、バスラインの電位をＶｃ
ｃから接地電位（Ｖｓｓ）に放電し、このレベルが回路
ブロックｊに読み込まれる。
ブロックｉからｊ番目の回路ブロックｊへデ−タ転送を
行う場合を例として説明する。まず、プリチャージ用ト
ランジスタ（１２）によって、バスライン（１１）の電
位をＶｃｃにプリチャ−ジし回路ブロックｉの出力デ−
タがロウレベル（Ｌレベル）の場合はバスドライブ用ト
ランジスタＴｒｉは、オフ状態でありプリチャ−ジ電圧
（Ｖｃｃ）が回路ブロックｊに読み込まれる。他方、出
力デ−タがハイレベル（Ｈレベル）の場合はトランジス
タＴｒｉはオン状態となって、バスラインの電位をＶｃ
ｃから接地電位（Ｖｓｓ）に放電し、このレベルが回路
ブロックｊに読み込まれる。
【０００４】しかしながら、バスライン（１１）に接続
される回路ブロックの数ｎが増加すると、負荷容量Ｃ１
〜Ｃｎが増加し、またバスライン（１１）の配線が延び
ることに伴って、その配線容量も増加するので、バスド
ライバートランジスタＴｒｉによってバスラインの電位
をＶｃｃからＶｓｓに放電するのに要する時間が長くな
るという問題があった。これに対して、バスドライバー
トランジスタＴｒ１〜ｎのゲート幅を大きく設計しオン
抵抗を下げることが考えられるが、これに比例して負荷
容量も増加するので放電時間を小さくすることは困難で
ある。
される回路ブロックの数ｎが増加すると、負荷容量Ｃ１
〜Ｃｎが増加し、またバスライン（１１）の配線が延び
ることに伴って、その配線容量も増加するので、バスド
ライバートランジスタＴｒｉによってバスラインの電位
をＶｃｃからＶｓｓに放電するのに要する時間が長くな
るという問題があった。これに対して、バスドライバー
トランジスタＴｒ１〜ｎのゲート幅を大きく設計しオン
抵抗を下げることが考えられるが、これに比例して負荷
容量も増加するので放電時間を小さくすることは困難で
ある。
【０００５】
【発明が解決しようとする課題】本発明は上述の如く、
回路ブロック数が増加した場合、従来例のバスラインの
回路構成によっては回路ブロック１〜ｎの間の相互のデ
−タ転送を高速化することが困難であるという課題に鑑
みてなされたものである。
回路ブロック数が増加した場合、従来例のバスラインの
回路構成によっては回路ブロック１〜ｎの間の相互のデ
−タ転送を高速化することが困難であるという課題に鑑
みてなされたものである。
【０００６】
【課題を解決するための手段】本発明は、バスラインを
二系統のバスライン（１ａ）（１ｂ）に分割し、その間
に双方向のバッファ回路（３）を設けたことを主たる特
徴としている。
二系統のバスライン（１ａ）（１ｂ）に分割し、その間
に双方向のバッファ回路（３）を設けたことを主たる特
徴としている。
【０００７】
【作用】上述の手段によれば、バスラインを二系統のバ
スライン（１ａ）（１ｂ）に分割しているので、負荷容
量を半減し放電時間を短縮することができる。また、バ
ッファトランジスタ（４ａ）（４ｂ）のゲート幅を大き
くしても、バスライン（１ａ）（１ｂ）全体としての負
荷容量の増加は比較的小さい。したがって、バッファト
ランジスタ（４ａ）（４ｂ）のゲート幅をバスドライバ
ートランジスタＴｒ１〜ｎのゲート幅よりも大きく設計
することにより、さらに放電時間を短縮しデータ転送の
高速化を図ることができる。
スライン（１ａ）（１ｂ）に分割しているので、負荷容
量を半減し放電時間を短縮することができる。また、バ
ッファトランジスタ（４ａ）（４ｂ）のゲート幅を大き
くしても、バスライン（１ａ）（１ｂ）全体としての負
荷容量の増加は比較的小さい。したがって、バッファト
ランジスタ（４ａ）（４ｂ）のゲート幅をバスドライバ
ートランジスタＴｒ１〜ｎのゲート幅よりも大きく設計
することにより、さらに放電時間を短縮しデータ転送の
高速化を図ることができる。
【０００８】
【実施例】次に、本発明の実施例を図１および図２を参
照して説明する。図１は、本発明の実施例に係るデ−タ
転送回路を示す回路構成図である。同図において、バス
ラインは二系統のバスライン（１ａ）（１ｂ）に分割さ
れており、バスライン（１ａ）には回路ブロック１〜ｉ
が接続され、バスライン（１ｂ）には回路ブロックｉ＋
１〜ｎが接続されている（遅延時間のバランス上ｉ＝ｎ
／２程度になるようにブロック配置をするとよい）。各
回路ブロック１〜ｎの入力はバスライン（１ａ）あるい
は（１ｂ）に接続され、出力はＮチャンネルのバスドラ
イバートランジスタＴｒ１〜ｎのゲ−トに接続されてい
る。バスライン（１ａ）（１ｂ）には、プリチャ−ジク
ロック＊φPによって、制御されたＰチャンネルのプリ
チャージ用トランジスタ（２ａ）（２ｂ）がそれぞれ接
続されている。そして、バスライン（１ａ）（１ｂ）の
間には双方向のバスバッファ回路（３）が設けられてい
る。該バスバッファ回路（３）において、分割されたバ
スライン（１ａ）（１ｂ）にはそれぞれバッファトラン
ジスタ（４ａ）（４ｂとが接続され、バスライン（１
ａ）は、該バスライン（１ａ）の電位変化を受けてバッ
ファトランジスタ（４ｂ）をオン状態にするためのノア
（ＮＯＲ）ゲ−ト（５ａ）の一方の入力に接続され、バ
スライン（１ｂ）は、該バスライン（１ｂの電位変化を
受けてバッファトランジスタ（４ａ）をオン状態にする
ためノアゲ−ト（５ｂ）の一方の入力に接続され、さら
にノアゲ−ト（５ａ）（５ｂ）の他方の入力にはインバ
−タ（６）によって反転され、プリチャ−ジ期間にあっ
てはバッファトランジスタ（４ａ）（４ｂ）をオフさせ
るための反転プリチャ−ジクロックφPが接続されてい
る。
照して説明する。図１は、本発明の実施例に係るデ−タ
転送回路を示す回路構成図である。同図において、バス
ラインは二系統のバスライン（１ａ）（１ｂ）に分割さ
れており、バスライン（１ａ）には回路ブロック１〜ｉ
が接続され、バスライン（１ｂ）には回路ブロックｉ＋
１〜ｎが接続されている（遅延時間のバランス上ｉ＝ｎ
／２程度になるようにブロック配置をするとよい）。各
回路ブロック１〜ｎの入力はバスライン（１ａ）あるい
は（１ｂ）に接続され、出力はＮチャンネルのバスドラ
イバートランジスタＴｒ１〜ｎのゲ−トに接続されてい
る。バスライン（１ａ）（１ｂ）には、プリチャ−ジク
ロック＊φPによって、制御されたＰチャンネルのプリ
チャージ用トランジスタ（２ａ）（２ｂ）がそれぞれ接
続されている。そして、バスライン（１ａ）（１ｂ）の
間には双方向のバスバッファ回路（３）が設けられてい
る。該バスバッファ回路（３）において、分割されたバ
スライン（１ａ）（１ｂ）にはそれぞれバッファトラン
ジスタ（４ａ）（４ｂとが接続され、バスライン（１
ａ）は、該バスライン（１ａ）の電位変化を受けてバッ
ファトランジスタ（４ｂ）をオン状態にするためのノア
（ＮＯＲ）ゲ−ト（５ａ）の一方の入力に接続され、バ
スライン（１ｂ）は、該バスライン（１ｂの電位変化を
受けてバッファトランジスタ（４ａ）をオン状態にする
ためノアゲ−ト（５ｂ）の一方の入力に接続され、さら
にノアゲ−ト（５ａ）（５ｂ）の他方の入力にはインバ
−タ（６）によって反転され、プリチャ−ジ期間にあっ
てはバッファトランジスタ（４ａ）（４ｂ）をオフさせ
るための反転プリチャ−ジクロックφPが接続されてい
る。
【０００９】なお、Ｃｉ〜Ｃｎは、バスドライバートラ
ンジスタＴｒ１〜ｎの有する負荷容量、ＣB1〜ＣB2は、
バッファトランジスタ（４ａ）（４ｂ）の有する負荷容
量である。図２は、図１に示したデ−タ転送半導体回路
の動作を説明するタイミング図である。以下、図１に示
した回路の動作をバスライン（１ａ）に接続された回路
ブロックｉからバスライン（１ｂ）に接続された回路ブ
ロックｊへデ−タ転送する場合について説明する。
ンジスタＴｒ１〜ｎの有する負荷容量、ＣB1〜ＣB2は、
バッファトランジスタ（４ａ）（４ｂ）の有する負荷容
量である。図２は、図１に示したデ−タ転送半導体回路
の動作を説明するタイミング図である。以下、図１に示
した回路の動作をバスライン（１ａ）に接続された回路
ブロックｉからバスライン（１ｂ）に接続された回路ブ
ロックｊへデ−タ転送する場合について説明する。
【００１０】まず、プリチャ−ジクロック＊φPの立ち
下がりを受けて、プリチャージ用トランジスタ（２ａ）
（２ｂ）がオン状態となり、バスライン（１ａ）（１
ｂ）のプリチャ−ジを開始する（ここで、前サイクルに
おいて、バスライン（１ａ）（１ｂ）はＬレベルと仮定
する）。そして、反転プリチャ−ジクロックφPの立ち
上がりを受けて、ノア回路（５ａ）（５ｂ）の出力はＬ
レベルにセットされ、バッファトランジスタ（４ａ）
（４ｂ）をオフさせる。これにより、バスライン（１
ａ）（１ｂ）は電圧Ｖｃｃまで高速に充電される。
下がりを受けて、プリチャージ用トランジスタ（２ａ）
（２ｂ）がオン状態となり、バスライン（１ａ）（１
ｂ）のプリチャ−ジを開始する（ここで、前サイクルに
おいて、バスライン（１ａ）（１ｂ）はＬレベルと仮定
する）。そして、反転プリチャ−ジクロックφPの立ち
上がりを受けて、ノア回路（５ａ）（５ｂ）の出力はＬ
レベルにセットされ、バッファトランジスタ（４ａ）
（４ｂ）をオフさせる。これにより、バスライン（１
ａ）（１ｂ）は電圧Ｖｃｃまで高速に充電される。
【００１１】次に、プリチャ−ジクロック＊φPをＶｃ
ｃに立ち上げることによりプリチャージ用トランジスタ
（２ａ）（２ｂ）がオフ状態となる。この後、ブロック
ｉの出力Ｖｏｕｔ（ｉ）がＨレベルに立ち上がり、これ
を受けてドライバートランジスタＴｒｉがオン状態とな
る。これにより、バスライン（１ａ）の電位はＶｃｃか
ら接地電位（Ｖｓｓ）ヘ立ち下がり、これに基ずいてノ
アゲート（５ａ）の出力はＨレベルに立ち上がり、さら
にこれを受けてバッファトランジスタ（４ｂ）がオン状
態となる。そして、バスライン（１ｂ）の電位はバッフ
ァトランジスタ−（４ｂ）によって高速にＶｓｓレベル
に立ち下がり、ブロックｊに読み込まれる。
ｃに立ち上げることによりプリチャージ用トランジスタ
（２ａ）（２ｂ）がオフ状態となる。この後、ブロック
ｉの出力Ｖｏｕｔ（ｉ）がＨレベルに立ち上がり、これ
を受けてドライバートランジスタＴｒｉがオン状態とな
る。これにより、バスライン（１ａ）の電位はＶｃｃか
ら接地電位（Ｖｓｓ）ヘ立ち下がり、これに基ずいてノ
アゲート（５ａ）の出力はＨレベルに立ち上がり、さら
にこれを受けてバッファトランジスタ（４ｂ）がオン状
態となる。そして、バスライン（１ｂ）の電位はバッフ
ァトランジスタ−（４ｂ）によって高速にＶｓｓレベル
に立ち下がり、ブロックｊに読み込まれる。
【００１２】このように、従来例においてはバスライン
全体を一個のバスドライバートランジスタＴｒｉで駆動
していたのに対して、本発明においてはバスラインをバ
スライン（１ａ）とバスライン（１ｂ）とに二分割し、
バスライン（１ａ）をバスドライバートランジスタＴｒ
ｉで駆動し、これを受けてバッファトランジスタ（４
ｂ）によってバスライン（１ｂ）を駆動するようにした
ので、より高速にブロック間のデ−タ転送が行われる。
これは、従来例においてはバスドライバートランジスタ
Ｔｒ１〜ｎのゲート幅を大きくした場合に、回路ブロッ
ク数ｎに比例して負荷容量Ｃ１〜Ｃｎが増加するために
バスラインの放電時間を短縮できなかったのに対して、
本発明においてはバッファトランジスタ（４ａ）（４
ｂ）のゲート幅を大きくしてもバスライン（１ａ）（１
ｂ）の負荷容量の増加は、負荷容量Ｃ B1およびＣB2の増
加分のみであり比較的小さいためである。したがって、
バッファトランジスタ（４ａ）（４ｂ）のゲート幅をバ
スドライバートランジスタＴｒ１〜ｎのゲート幅よりも
大きく設計することにより、さらに放電時間を短縮する
ことができる。また、データ転送時間のバランスを考慮
すれば、バスライン（１ａ）に接続される回路ブロック
数とバスライン（１ｂ）に接続される回路ブロック数と
を略等しくすることが望ましい。
全体を一個のバスドライバートランジスタＴｒｉで駆動
していたのに対して、本発明においてはバスラインをバ
スライン（１ａ）とバスライン（１ｂ）とに二分割し、
バスライン（１ａ）をバスドライバートランジスタＴｒ
ｉで駆動し、これを受けてバッファトランジスタ（４
ｂ）によってバスライン（１ｂ）を駆動するようにした
ので、より高速にブロック間のデ−タ転送が行われる。
これは、従来例においてはバスドライバートランジスタ
Ｔｒ１〜ｎのゲート幅を大きくした場合に、回路ブロッ
ク数ｎに比例して負荷容量Ｃ１〜Ｃｎが増加するために
バスラインの放電時間を短縮できなかったのに対して、
本発明においてはバッファトランジスタ（４ａ）（４
ｂ）のゲート幅を大きくしてもバスライン（１ａ）（１
ｂ）の負荷容量の増加は、負荷容量Ｃ B1およびＣB2の増
加分のみであり比較的小さいためである。したがって、
バッファトランジスタ（４ａ）（４ｂ）のゲート幅をバ
スドライバートランジスタＴｒ１〜ｎのゲート幅よりも
大きく設計することにより、さらに放電時間を短縮する
ことができる。また、データ転送時間のバランスを考慮
すれば、バスライン（１ａ）に接続される回路ブロック
数とバスライン（１ｂ）に接続される回路ブロック数と
を略等しくすることが望ましい。
【００１３】なお、バスライン（１ａ）に接続された二
つの回路ブロック間あるいはバスライン（１ｂ）に接続
された二つの回路ブロック間のデータ転送についても基
本的には同様に行われ、他方のバスライン（１ａ）ある
いは（１ｂ）の影響を受けないので負荷容量が小さくな
り、データ転送時間を短縮できる。しかし、この場合は
バスバッファ回路（３）の動作を特に必要としないの
で、選択的にバスバッファ回路（３）をバスライン（１
ａ）（１ｂ）から切り離すスイッチ手段を設けてもよ
い。
つの回路ブロック間あるいはバスライン（１ｂ）に接続
された二つの回路ブロック間のデータ転送についても基
本的には同様に行われ、他方のバスライン（１ａ）ある
いは（１ｂ）の影響を受けないので負荷容量が小さくな
り、データ転送時間を短縮できる。しかし、この場合は
バスバッファ回路（３）の動作を特に必要としないの
で、選択的にバスバッファ回路（３）をバスライン（１
ａ）（１ｂ）から切り離すスイッチ手段を設けてもよ
い。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
バスラインを二系統のバスライン（１ａ）（１ｂ）に分
割し、その間に双方向のバスバッファ回路（３）を設け
ているのでバスラインの有する負荷容量を半減し、ブロ
ック間のデータ転送を高速に行うことが可能になる。
バスラインを二系統のバスライン（１ａ）（１ｂ）に分
割し、その間に双方向のバスバッファ回路（３）を設け
ているのでバスラインの有する負荷容量を半減し、ブロ
ック間のデータ転送を高速に行うことが可能になる。
【００１５】また、バッファトランジスタ（４ａ）（４
ｂ）のゲート幅をバスドライバートランジスタＴｒ１〜
ｎのゲート幅よりも大きく設計することにより、さらに
高速でデータ転送をすることができる。さらに、プリチ
ャ−ジ期間にあってはバッファトランジスタ（４ａ）
（４ｂ）をオフさせるので、プリチャージを高速に行う
ことができる。
ｂ）のゲート幅をバスドライバートランジスタＴｒ１〜
ｎのゲート幅よりも大きく設計することにより、さらに
高速でデータ転送をすることができる。さらに、プリチ
ャ−ジ期間にあってはバッファトランジスタ（４ａ）
（４ｂ）をオフさせるので、プリチャージを高速に行う
ことができる。
【図１】本発明の実施例に係るデ−タ転送用半導体回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２】本発明の実施例に係るデ−タ転送用半導体回路
の動作を示すタイミング図である。
の動作を示すタイミング図である。
【図３】従来例に係るデ−タ転送用半導体回路の構成を
示す回路図である。
示す回路図である。
（１ａ）（１ｂ） バスライン （２ａ）（２ｂ） プリチャ−ジ用トランジスタ （３） バスバッファ回路 （４ａ）（４ｂ） バッファトランジスタ （５ａ）（５ｂ） ノア回路 （６） インバ−タ Ｔｒ１〜Ｔｒｎ バスドライバートランジスタ
Claims (3)
- 【請求項１】 二系統に分割されたバスライン（１ａ）
（１ｂ）と、バスライン（１ａ）に入力が接続された複
数の回路ブロック１〜ｉと、バスライン（１ｂ）に入力
が接続された複数の回路ブロックｉ＋１〜ｎと、回路ブ
ロック１〜ｎからの出力デ−タに基ずいてバスライン
（１ａ）あるいはバスライン（１ｂ）を駆動するための
バスドライバートランジスタＴｒ１〜ｎと、バスライン
（１ａ）（１ｂ）にそれぞれ接続されたプリチャ−ジ用
トランジスタ（２ａ）（２ｂ）とバスライン（１ａ）
（１ｂ）にそれぞれ接続されたバッファトランジスタ
（４ａ（４ｂ）と、バスライン（１ａ）の電位変化を受
けてバッファトランジスタ（４ｂ）をオン状態にするた
めのゲ−ト手段（５ａ）と、バスライン（１ｂ）の電位
変化を受けてバッファトランジスタ（４ａ）をオン状態
にするゲ−ト手段（５ｂと、プリチャ−ジ期間において
バッファトランジスタ（４ａ）（４ｂ）をオフ状態にす
るためのゲート手段（６）とを備えることを特徴とする
デ−タ転送用半導体回路。 - 【請求項２】 バッファトランジスタ（４ａ）（４ｂ）
のゲート幅が、バスドライバートランジスタＴｒ１〜ｎ
のゲート幅よりも大きいことを特徴とする請求項１記載
のデ−タ転送用半導体回路。 - 【請求項３】 バスライン（１ａ）に接続される回路ブ
ロック数とバスライン（１ｂ）に接続される回路ブロッ
ク数とが略等しいことを特徴とする請求項１記載のデ−
タ転送用半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043186A JP2793066B2 (ja) | 1992-02-28 | 1992-02-28 | データ転送用半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043186A JP2793066B2 (ja) | 1992-02-28 | 1992-02-28 | データ転送用半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05244176A JPH05244176A (ja) | 1993-09-21 |
| JP2793066B2 true JP2793066B2 (ja) | 1998-09-03 |
Family
ID=12656885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4043186A Expired - Lifetime JP2793066B2 (ja) | 1992-02-28 | 1992-02-28 | データ転送用半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793066B2 (ja) |
-
1992
- 1992-02-28 JP JP4043186A patent/JP2793066B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05244176A (ja) | 1993-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |