JPS6366788A - バツフア回路 - Google Patents

バツフア回路

Info

Publication number
JPS6366788A
JPS6366788A JP61213164A JP21316486A JPS6366788A JP S6366788 A JPS6366788 A JP S6366788A JP 61213164 A JP61213164 A JP 61213164A JP 21316486 A JP21316486 A JP 21316486A JP S6366788 A JPS6366788 A JP S6366788A
Authority
JP
Japan
Prior art keywords
transistor
level
node
nodal point
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61213164A
Other languages
English (en)
Other versions
JPH0810550B2 (ja
Inventor
Shoji Kaneko
昭二 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61213164A priority Critical patent/JPH0810550B2/ja
Priority to DE8787113194T priority patent/DE3776469D1/de
Priority to EP87113194A priority patent/EP0259861B1/en
Priority to US07/094,557 priority patent/US4894559A/en
Publication of JPS6366788A publication Critical patent/JPS6366788A/ja
Publication of JPH0810550B2 publication Critical patent/JPH0810550B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁ゲート型電界トランジスタを用いたメモ
リ回路に胸し、ネｊにデータアウトバッファ回路に閥す
る。
〔従来の技術〕
Ｎ１ｏｓダイナミックＲＡＭは、近年増々犬容幻化が進
むとともに高速化及び低消費電力化も合わせて要求され
るようになってきておりＭＯＳダイナミックＲＡＪＩの
内部回路は、当然、高速でかつ低清負電力の回路を工夫
して用いる必要がある。
本発明は、ＭＯＳダイナミ、りＲＡＭの内部回路の１つ
であるデータアウトバ、ファ回路の高速化。
低消費電力化を実現するもので、従来のデータアウトバ
、ファ回路を第３図に示し、以下図面を用いて、詳細に
説明する０ 第３図において、Ｑ１〜Ｑｓａはトランジスタ、Ｎ１゜
Ｎ、は節点、φＡは、データアクドパ、ツア駆動信号、
φには、データアウトリセット信号、Ｖｃｃは電源電圧
、ＯＵＴ、ＯＵＴは、一対のデータアクドパ、ファ出力
信号、Ｉ１０．Ｉ１０は一対のＩ／Ｏバスライン信号、
　Ｄｏｕｔは、データ出力信号ｅＣ１＠　ｃ、は容量素
子をそれぞれ示す０第３図の動作説明を第４図の動作波
形を用いて説明する〇一対のＩ／ＯバスラインのうちＩ
ｌｏがＨｉｇｈレベル、工１０がＬｏｗレベルになる場
合を説明すると、まず、ＩｌｏがＨｉｇｈレベル、Ｉｌ
ｏがＬｏｗレベルとなシ次にデータアクドパ、ファ駆動
信号φムがＨｉｇｈとなる。データアウトバッファ駆動
信号φＡは、トランジスタＱｒ　、　Ｑｓを介して、節
点Ｎ、、Ｎ、を充電する。データアウトノ（、ファ出力
信号ＯＵＴはトランジスタＱ３とトランジスタＱｉの能
力比で中間電位に保たれ、データアウトリセット信号φ
ＲがＬｏｗに落ち時点で、電源電圧のレベルまで上がる
０データアウトノ（ツ７ア出力信号ＯＵＴは、トランジ
スターＱ４とトラ７ジスタＱｓ、Ｑ−の能力比で中間電
位に保たれデータアウトリセット信号φＲがＬｏｗ　　
レベルに落ちると、ＧＮＤレベルに落される。その際、
節点Ｎ、は、容量素子Ｃ１のプート効果で、電源電圧以
上に上がり節点Ｎ！は、トランジスタＱｓ　。
Ｑｓｔを介して、電荷を抜いて、ＨｉｇｈレベルからＬ
ｏｗレベルに落ちる。以上の動作において、一対のデー
タアウトバッファ出力信号のうち、ＯＵＴはＨ３ｇｈレ
ベル、ＯＵＴはＬｏｗレベルとなシ、データ出力信号Ｄ
ｏｕｔ　　は、Ｈｉｇｈレベルとなる０〔発明が解決し
ようとする問題点〕 上述した従来例の動作原理において、データアウトバッ
ファ駆動信号φムは、節点Ｎ、、Ｎ、の両刀を充電する
能力が要求され、立上がりスピードが遅くなる欠点があ
る０まだ、節点Ｎ、、Ｎ。
が充電され、データアラ）　ＩＪセ、ト信号φＲがＨｉ
ｇｈからＬｏｗに落ちるまで、トランジスタもから、ト
ランジスタＱｓを介して、電流が流れる。
また同様にトランジスタＱ４からトランジスタももしく
はトラフ２１５９口を介して電流が流れ、消費電力が増
大する。以上説明したように、従来のデータアウトバッ
ファ回路においては、スピードの遅れ、消費電力の増加
という欠点がある。
〔問題点を解決するための手段〕
本発明のデータアウトバッファ駆動信号がドレインに入
力する第１のトランジスタと前記データアウト駆動信号
とドレインに入力する第２のトランジスタと一対のＩ／
Ｏバスラインと前記第１及び第２のトランジスタのゲー
トを前記一対のＩ／Ｏバスラインのレベルで制御する手
段と前記第１のトランジスタのソースが接続される第１
の節点と、前記第２のトランジスタのソースが接続され
る第２の節点と、前記第１の節点がゲートに入力する第
３のトランジスタと前記第２の節点がゲートに入力する
第４のトランジスタと前記第３のトランジスタのソース
が接続される第３の節点と、前記第４のトランジスタの
ソースが接続される第４の節点と前記第３及び第４の節
点レベルが、前記一対のＩ／Ｏバスラインのレベルで制
御される手段と、前記第３の節点がゲートに入力する第
５のトランジスタと前記第４の節点がゲートに入力する
第６のトランジスタと前記第５のトランジスタのソース
と前記第６のトランジスタのドレインが接続するデータ
出力端子を有する０ 〔実施例〕 次に本発明について図面を参照し【説明する０第１図は
本発明の一実施例である０第１図においてＱ１〜ＱＣｓ
はトランジスタ、Ｎ宜〜Ｎ１・は節点。
φＡは、データアウトバッファ駆動信号、φＰは、デー
タブ９トゲリチヤージ信号、φＡ１は、アクティブ信号
、Ｉｌｏ、Ｉｌｏは一対のＩｌｏ　　パスライン信号、
ＯＵＴ、ＯＵＴは、データアウトバッファ出力信号、　
Ｄｏｕｔはデータ出力信号ｅ　ｃｌ、ｃ。
は容量素子をそれぞれ示す０ 第１図の動作原理を説明するのに、第２図の動作波形を
用いて行５〇 一対のＩ／Ｏバスラインのうち、Ｉｌｏが…ｇｈレベル
ー　　Ｉｌｏ　がＬｏｗレベルとなる場合について説明
する。
まず、一対のＩ／ＯバスラインＩ１０．Ｉｌｏ　　は、
Ｈｉｇｈレベルであシ、データアウトグリチャージ信号
φＰは、Ｈｉｇｈレベルになっておシ、節点Ｎ１゜Ｎ６
を充電している。その後、データアウトプリチャージ信
号φＰがＬｏｗレベルに落ちアクティブ信号φ＾がＨｉ
ｇｈとなり、工１０のレベルがＬｏｗレベルに落ちると
、節点Ｎ＠のレベルがＬｏｗ　レベルに引き落とされる
０その時節点Ｎ、のレベルはＨｉｇｈレベルのままであ
る。データアクドパ。
ファ駆動信号φ人がＨｉ　ｇｈレベルとなると、節点Ｎ
、のレベルは、トランジスタＱ１がｏｎ状態なのでトラ
ンジスタＱｌを介してＨｉｇｈレベルに充電され、デー
タアウトバツフア出力ＯＵＴは、トランジスタＱ３とト
ランジスタＱｓの能力比で、中間電位におさえられてお
シ、容量素子Ｃ！は、電荷が充電される。一方、節点Ｎ
、はトランジスタＱ１γを介して充電され、Ｈｉｇｈレ
ベルとなりトランジスタＱ鵞◎がＯＮ状態なり、節点Ｎ
、のレベルをＨｉｇｈからＬｏｗレベルに引き下げて、
トランジスタＱｓを０ＦＦＩ態とし、データアクドパ。
ファ出力ＯＵＴなＨ３ｇｈレベルとし、容量素子Ｃ１の
ゲート効果で、節点Ｎｌのレベルを電源電圧以上のレベ
ルに持ち上げ、データアウトバッファ出力ＯＵＴのレベ
ルを電源電圧までのＨｉｇｈレベルとなり、トランジス
タＱｌ！ｌがＯＮ状態となり、データ出力信号Ｄ　ｏｕ
ｔ　）丁Ｈｉｇｈとなる。また、データアウトバッファ
駆動信号φムがＨｉｇｈになるとき、節点Ｎ　ｓのレベ
ルは、トランジスタＱ意がＯＦＦ状態なので充電されず
Ｌｏｗレベルの′！！まであり、トランジスタＱ４から
トランジスタＱ６への電流は流れない。データアウトバ
ツフア駆動信号φＡは、節点Ｎｌだけを充電するので、
立上がシスピードは早くなる。
〔発明の効果〕
以上説明したように本発明は、データアウトバッファ駆
動信号と前記データアウトバツフア駆動信号がドレイン
に入力する第１のトランジスタと前記データアウト駆動
信号がドレインに入力する第２のトランジスタと、１対
のＩ１０バスライ／と前記第１及び第２０ト：７／シス
ターのゲートを前記一対のＩ／Ｏバスラインのレベルで
制御する手段と前記第１のトランジスターのソースが接
続される第１の節点と前記第２のトランジスタのソース
が接続される第２の節点と、前記第１の節点がゲートに
入力する第３のトランジスタと前記第２の節点がゲート
に入力する第４のトランシスタート前記第３のトランジ
スタのソースが接続される第３の節点と、前記第４のト
ランジスターのソースが接続される第４の節点と、前記
第３及び第４の節点のレベルが前記一対のＩ／Ｏバスラ
インのレベルで制御される手段と°、前記第３の節点が
ゲートに入力する第５のトランジスタと前記第４の節点
がゲー）Ｋ入力する第６のトランジスターと前記第５の
トランジスタのソースと前記第６のトランジスタのドレ
インが接続するデータ出力端子な有することを特徴とす
るデータアウトバツフア出力において、前記データアウ
トバッファ駆動信号が、Ｈｉｇｈレベルになる際データ
出力四子がＨｉｇｈ出力の時には前記第２のトランジス
タのゲートレベルをＯＦＦ状態として、前記節点４を充
電しないで、前記第６のトランジスターが流す電流をな
くすとともに、前記データアウトバッファ駆動信号の立
上がシスピードを早くすることにより、低電力でかつス
ピードの早いデータアウトバツフア出力を提供できる。
【図面の簡単な説明】
第１図は、本発明の７６施例、第２図は第１図を説明す
るための動作波形、第３図は本発明の従来例、第４図は
第３図を説明するための動作波形である。 第１図申Ｑ１〜Ｑ２ｓ・・・・・・トランジスタ、Ｎ１
〜Ｎ１６・・・・・・節点、φＡ・・・・・・データア
ウトバツフア駆動信号、φＰ・・・・・データアウトプ
リチャージ信号、φＡ！・・・・・・アクティブ信号、
Ｉｌｏ、Ｉｌｏ・・・・・・一対のＩ／Ｏバスライン信
号、ＯＵＴ、ＯＵＴ・・・・データアワトバッファ出力
信号、Ｄｏｕｔ・・・・・・データ出力信号、Ｃ１，（
：Ｉ！・・・・・・容量素子をそれぞれ示す。 第３図中Ｑ１〜Ｑ１４・・・・・・トランジスタ、Ｎ１
゜Ｎ２・・・・・・節点、φム・・・・・・データアウ
トバッファ四動信号、φＲ・・・・・・データアウトリ
セット信号、Ｖｃｃ　　・・・・・・電源電圧、ＯＵＴ
、ＯＵＴ・・・・・・１対のデータアウトバッファ出力
信号、Ｉ１０．Ｉｌｏ・・・・・・一対のＩ／Ｏバスラ
イン信号、Ｄｏｕｔ・・・・・・データ出力信号、Ｃ１
，Ｃ３・・・・・・容量素子をそれぞれ示す。 電　　１職 第　２　図

Claims (1)

    【特許請求の範囲】
  1. データアウトバッファ駆動信号と、前記データアウトバ
    ッファ駆動信号が、ドレインに入力する第１のトランジ
    スタと、前記データアウト駆動信号がドレインに入力す
    る第２のトランジスタと１対のＩ／Ｏバスラインと、前
    記第１及び第２のトランジスタのゲートを、前記一対の
    Ｉ／Ｏバスラインのレベルで制御する手段と、前記第１
    のトランジスタのソースが接続される第１の節点と、前
    記第２のトランジスタのソースが接続される第２の節点
    と前記第１の節点が、ゲートに入力する第３のトランジ
    スターと、前記第２の節点がゲートに入力する第４のト
    ランジスタと、前記第３のトランジスタのソースが接続
    される第３の節点と、前記第４のトランジスタのソース
    が接続される第４の節点と前記第３及び第４の節点のレ
    ベルが、前記一対のＩ／Ｏバスラインのレベルで制御さ
    れる手段と、前記第３の節点がゲートに入力する第５の
    トランジスタと前記第４の節点がゲートに入力する第６
    のトランジスターと前記第５のトランジスターのソース
    と前記第６のトランジスタのドレインが接続するデータ
    出力端子を有することを特徴とするバッファ回路。
JP61213164A 1986-09-09 1986-09-09 バツフア回路 Expired - Lifetime JPH0810550B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP61213164A JPH0810550B2 (ja) 1986-09-09 1986-09-09 バツフア回路
DE8787113194T DE3776469D1 (de) 1986-09-09 1987-09-09 Mit verringertem energieverbrauch arbeitende pufferschaltung.
EP87113194A EP0259861B1 (en) 1986-09-09 1987-09-09 Buffer circuit operable with reduced power consumption
US07/094,557 US4894559A (en) 1986-09-09 1987-09-09 Buffer circuit operable with reduced power consumption

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61213164A JPH0810550B2 (ja) 1986-09-09 1986-09-09 バツフア回路

Publications (2)

Publication Number Publication Date
JPS6366788A true JPS6366788A (ja) 1988-03-25
JPH0810550B2 JPH0810550B2 (ja) 1996-01-31

Family

ID=16634621

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61213164A Expired - Lifetime JPH0810550B2 (ja) 1986-09-09 1986-09-09 バツフア回路

Country Status (4)

Country Link
US (1) US4894559A (ja)
EP (1) EP0259861B1 (ja)
JP (1) JPH0810550B2 (ja)
DE (1) DE3776469D1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5930748A (ja) * 1982-08-16 1984-02-18 電気化学工業株式会社 無収縮結合材
JPS5930751A (ja) * 1982-08-14 1984-02-18 電気化学工業株式会社 耐酸、耐熱性の大なる結合剤
JPS59207858A (ja) * 1983-05-13 1984-11-26 電気化学工業株式会社 化学抵抗性、耐熱性の大なる結合剤

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0727717B2 (ja) * 1988-07-13 1995-03-29 株式会社東芝 センス回路
KR930003929B1 (ko) * 1990-08-09 1993-05-15 삼성전자 주식회사 데이타 출력버퍼
US5128563A (en) * 1990-11-28 1992-07-07 Micron Technology, Inc. CMOS bootstrapped output driver method and circuit
JP2523998B2 (ja) * 1991-01-31 1996-08-14 株式会社東芝 コンパレ―タ
US5274276A (en) * 1992-06-26 1993-12-28 Micron Technology, Inc. Output driver circuit comprising a programmable circuit for determining the potential at the output node and the method of implementing the circuit
BE1007477A3 (nl) * 1993-09-06 1995-07-11 Philips Electronics Nv Oscillator.
JP3159586B2 (ja) * 1993-12-09 2001-04-23 株式会社東芝 昇圧回路装置
US5497115A (en) * 1994-04-29 1996-03-05 Mosaid Technologies Incorporated Flip-flop circuit having low standby power for driving synchronous dynamic random access memory
EP0743648B1 (en) * 1995-05-19 2000-03-29 STMicroelectronics S.r.l. Output stage for integrated circuits, particularly for electronic memories
KR0164385B1 (ko) * 1995-05-20 1999-02-18 김광호 센스앰프회로
US6754121B2 (en) * 2002-03-29 2004-06-22 Stmicroelectronics, Inc. Sense amplifying circuit and method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55137225A (en) * 1979-04-12 1980-10-25 Toyo Taiyakoode Kk Double twisting method and device for yarn
JPS6111992A (ja) * 1984-06-26 1986-01-20 Nec Corp 半導体出力回路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3747076A (en) * 1972-01-03 1973-07-17 Honeywell Inf Systems Memory write circuit
US4239993A (en) * 1978-09-22 1980-12-16 Texas Instruments Incorporated High performance dynamic sense amplifier with active loads
JPS56101694A (en) * 1980-01-18 1981-08-14 Nec Corp Semiconductor circuit
US4403306A (en) * 1980-10-22 1983-09-06 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor memory operable as static RAM or EAROM
US4357687A (en) * 1980-12-11 1982-11-02 Fairchild Camera And Instr. Corp. Adaptive word line pull down
GB2133946B (en) * 1983-01-14 1986-02-26 Itt Ind Ltd Memory output circuit
JPS6043295A (ja) * 1983-08-17 1985-03-07 Mitsubishi Electric Corp 半導体記憶装置
EP0189908B1 (en) * 1985-01-30 1992-10-28 Nec Corporation Dynamic memory with improved arrangement for precharging bit lines
GB2172761B (en) * 1985-03-18 1988-11-09 Texas Instruments Ltd Random access memory using semiconductor data storage elements
US4694205A (en) * 1985-06-03 1987-09-15 Advanced Micro Devices, Inc. Midpoint sense amplification scheme for a CMOS DRAM
US4719600A (en) * 1986-02-18 1988-01-12 International Business Machines Corporation Sense circuit for multilevel storage system
US4701644A (en) * 1986-08-13 1987-10-20 Harris Corporation Low power sense amplifier

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55137225A (en) * 1979-04-12 1980-10-25 Toyo Taiyakoode Kk Double twisting method and device for yarn
JPS6111992A (ja) * 1984-06-26 1986-01-20 Nec Corp 半導体出力回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5930751A (ja) * 1982-08-14 1984-02-18 電気化学工業株式会社 耐酸、耐熱性の大なる結合剤
JPS6366788B2 (ja) * 1982-08-14 1988-12-22 Denki Kagaku Kogyo Kk
JPS5930748A (ja) * 1982-08-16 1984-02-18 電気化学工業株式会社 無収縮結合材
JPH0525826B2 (ja) * 1982-08-16 1993-04-14 Denki Kagaku Kogyo Kk
JPS59207858A (ja) * 1983-05-13 1984-11-26 電気化学工業株式会社 化学抵抗性、耐熱性の大なる結合剤
JPH0549621B2 (ja) * 1983-05-13 1993-07-26 Denki Kagaku Kogyo Kk

Also Published As

Publication number Publication date
DE3776469D1 (de) 1992-03-12
US4894559A (en) 1990-01-16
EP0259861B1 (en) 1992-01-29
EP0259861A1 (en) 1988-03-16
JPH0810550B2 (ja) 1996-01-31

Similar Documents

Publication Publication Date Title
US7254082B2 (en) Semiconductor device
US5223751A (en) Logic level shifter for 3 volt cmos to 5 volt cmos or ttl
JPS6366788A (ja) バツフア回路
JPH0450770B2 (ja)
JPS61112426A (ja) Ｃｍｏｓ駆動回路
KR100518127B1 (ko) 스탠바이 모드 동안 회로의 서브스레스홀드 누설을 감소시키는 방법
US4578778A (en) Semiconductor memory with load controlling feedback means to reduce power consumption
CN101071634A (zh) 静态半导体存储器
KR0163447B1 (ko) 데이터 아웃 버퍼회로
US5210449A (en) Edge triggered tri-state output buffer
JPH10188560A (ja) 半導体集積回路
GB2060302A (en) Look ahead high speed circuitry
JPH08190799A (ja) センスアンプ回路
JPS63253425A (ja) バスドライブ回路
US6559678B1 (en) Node predisposition circuit
US6292405B1 (en) Data output buffer with precharge
US6097236A (en) Signal transfer system and method using an intermediate voltage
JP3224712B2 (ja) 論理＆レベル変換回路及び半導体装置
KR940016234A (ko) 데이타 전송회로
JPS5846797B2 (ja) 半導体メモリ
KR980011457A (ko) 반도체 메모리 장치의 등화 및 프리차아지 제어신호 발생회로
JP2793066B2 (ja) データ転送用半導体回路
KR100424957B1 (ko) 반도체 집적회로 장치
JPH07118638B2 (ja) デ−タアウトバッファ回路
JPS6379292A (ja) スタテイツク型メモリ