KR940016234A - 데이타 전송회로 - Google Patents

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KR940016234A
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유승문
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김광호
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Abstract

본 발명은 다이나믹 램의 데이타 전송회로에 관한 것으로, 본 발명의 실시예에서는 서로 쌍으로 이루어지는 비트라인이 센싱동작시에 센싱에 참여하는 비트라인이 셀 데이타와 차아지 세어링하는 동안에 센싱에 참여하지 않는 나머지 다른 하나는 프리차아지레벨로 계속 유지하도록 구성하여, 폴디드배열방식의 비트라인이 센싱동작시에는 오픈배열방식을 사용하므로서, 센싱동작시 비트라인 커플링 캐패시턴스의 발생이 방지되어 센싱속도를 향상시키는 바, 결과적으로 반도체 메모리 장치의 데이타 액세스 속도를 향상시키는 효과가 있다. 또ㅎ한 데이타 액세스 동작시 전류소모가 최소화되고 메모리 쌜의 데이타 재저장이 신뢰성있게 이루어져 데이타 전송회로의 성능을 향상시키는 잇점이 있다.

Description

데이타 전송회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 데이타 전송회로의 실시예, 제4도는 제3도의 동작타이밍도.

Claims (12)

  1. 소정의 데이타액세스 사이클시에 소정의 선택된 쎌 데이타의 입력에 의해 서로 상보적인 전압레벨로 되어 소정의 센스앰프로 하여금 그 전압차이를 감지하게 하는 한쌍의 비트라인을 가지는 데이타 전송회로에 있어서, 상기 한쌍의 비트라인중 하나의 비트라인이 제 1 스위칭소자를 개재하여 상기 센스앰프의 일입력단자에 연결되고, 상기 데이타액세스 사이클시에 상기 쎌 데이타를 입력하여 상기 전압차이를 발생시키고 이로부터 상기 센스앰프로 하여금 감지동작을 일으키게 하는 동작이 적어도 이루어짐과, 상기 비트라인중 다른 하나의 비트라인이 제 2 스위칭소자를 개재하여 상기 센스앰프의 상기 일입력단자에 연결되고, 상기 하나의 비트라인이 상기 쎌 데이타를 입력하여 상기 센스앰프로 하여금 감지동작을 하게 하는 동안에 상기 센스앰프와의 연결이 차단되고 소정의 정전압레벨로 계속 유지되는 동작이 적어도 이루어짐을 특징으로 하는 데이타 전송회로.
  2. 제 1 항에 있어서, 상기 정전압레벨이, 외부에서 공급되는 외부전원전압의 1/2임을 특징으로 하는 데이타 전송회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 스위칭소자와 제 2 스위칭소자가 각각 다른 제어신호에 접속되고, 상기 데이타액세스 사이클시에 서로 "턴온"동작이 상보적으로 이루어짐을 특징으로 하는 데이타 전송회로.
  4. 제 3 항에 있어서, 상기 데이타 전송회로가, 상기 센스앰프의 일입력단자와 타입력단자를 상기 데이타액세스 사이클전에 서로 등화상태로 프리차아지 시켜주기 위한 등화회로를 더 구비함을 특징으로 하는 데이타 전송회로.
  5. 소정의 데이타액세스 사이클시에 소정의 선택된 제 1 쎌 데이타의 입력에 의해 서로 상보적인 전압레벨로 되어 소정의 센스앰프로 하여금 그 전압차이를 감지하게 하는 서로 한싸으로 이루어지는 제1 및 제 2 비트라인과, 상기 센스애프를 공유하고 상기 데이타액세스 사이클시에 소정의 선택된 제 2 쎌 데이타의 입력에 의해 서로 상보적인 전압레벨로 되어 상기 센스앰프로 하여금 그 전압차이를 감지하게 하는 서로 한쌍으로 이루어지는 제3 및 제 4 비트라인을 가지는 데이타 전송회로에 있어서, 상기 제 1 비트라인이 제 1 스위칭 소자를 개재하여 상기 센스앰프의 일입력단자에 연결되고, 상기 데이타액세스 사이클시에 상기 제 1 쎌 데이타를 입력하여 상기 전압차이를 발생시키고 이로 부터 상기 센스앰프로 하여금 감지동작을 일으키게 하는 동작이 적어도 이루어짐과, 상기 제 2 비트라인이 제 2 스위칭소자를 개재하여 상기 센스앰프의 상기 일입력단자에 연결되고, 상기 제 1 비트라인이 상기 제 1 쎌 데이타를 입력하여 상기 센스앰프로 하여금 감지동작을 하게 하는 동안에 상기 정전압레벨보다 낮은 레벨로 유지되는 동작이 적어도 이루어짐과, 상기 제 4 비트라인이 제 4 스위칭소자를 개재하여 상기 센스앰프의 상기 타입력단자에 연결되고, 상기 제 1 비트라인이 상기 정전압레벨보다 낮은 레벨로 유지되는 동작이 적어도 이루어짐을 특징으로 하는 데이타 전송회로.
  6. 제 5 항에 있어서, 상기 정전압레벨이, 외부에서 공급되는 외부전원전압의 1/2임을 특징으로 하는 데이타 전송회로.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 제 1 스위칭소자와 제 2 스위칭소자 그리고 상기 제 3 스위칭소자와 제 4 스위칭소자가 각각 서로 다른 제어신호에 접속되고, 상기 데이타액세스 사이클시에 각각 "턴온"동작이 서로 상보적으로 이루어짐을 특징으로 하는 데이타 전송회로.
  8. 제 7 항에 있어서, 상기 데이타 전송회로가, 상기 센스앰프의 일입력단자와 타입력단자를 상기 데이타 액세스 사이클전에 서로 등화상태로 프리차아지 시켜주기 위한 등화회로를 구비함을 특징으로 하는 데이타 전송회로.
  9. 소정의 데이타 액세스 사이클시에 쎌 데이타를 센싱하고 이를 전압증폭하는 센스앰프를 가지는 데이타 전송회로에 있어서, 상기 센스앰프의 일입력노드에 연결되는 제 1 비트라인과, 상기 제 1 비트라인 상에 존재하는 적어도 하나이상의 제 1 메모리 쎌과, 상기 제 1 비트라인상에 형성되고 소정의 제 1 제어신호를 제어입력하여 상기 제 1 메모리 쎌에서 출력되는 쎌 데이타의 상기 센스앰프입력을 저어하는 제 1 분리게이트와, 상기 제 1 비트라인을 소정의 정전압레벨로 프리차아지시키기 위한 제 1 프리차아지수단과, 상기 센스앰프의 일입력노드에 연결되는 제 2 비트라인과, 상기 제 2 비트라인상에 존재하는 적어도 하나이상의 제 2 메모리 쎌과, 상기 제 2 비트라인상에 형성되고 제 2 제어신호를 제어입력하여 상기 제 2 메모리 쎌에서 출력되는 쎌 데이타의 상기 센스앰프입력을 제어하는 제 2 분리게이트와, 상기 제 2 비트라인을 상기의 정전압으로 프리차아지시키기 위한 제 2 프리차아지수단을 적어도 구비하는 데이타 전송회로.
  10. 제 9 항에 있어서, 상기 정전압레벨이, 외부에서 공급외는 외부전원전압의 1/2임을 특징으로 하는 데이타 전송회로.
  11. 제 9 항 또는 제10항에 있어서, 상기 제 1 분리게이트와 제 2 분리게이트가 상기 데이타액세스 사이클시에 각각 "턴온"동작이 서로 상보적으로 이루어짐을 특징으로 하는 데이타 전송회로.
  12. 제11항에 있어서, 상기 데이타 전송회로가, 상기 센스앰프의 일입력단자와 타입력단자를 상기 데이타액세스 사이클전에 서로 등화상태로 프리차아지 시켜주기 위한 등화외로를 더 구비함을 특징으로 하는 데이타 전송회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000019073A (ko) * 1998-09-08 2000-04-06 윤종용 인접 비트라인간 누화 잡음을 개선한 반도체메모리장치
KR100370952B1 (ko) * 1995-12-31 2003-03-28 주식회사 하이닉스반도체 메모리 셀의 센스앰프 회로
KR20030057273A (ko) * 2001-12-27 2003-07-04 미쓰비시덴키 가부시키가이샤 센스 앰프를 갖는 반도체 기억 장치
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