KR20030057273A - 센스 앰프를 갖는 반도체 기억 장치 - Google Patents

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KR20030057273A
KR20030057273A KR1020020050107A KR20020050107A KR20030057273A KR 20030057273 A KR20030057273 A KR 20030057273A KR 1020020050107 A KR1020020050107 A KR 1020020050107A KR 20020050107 A KR20020050107 A KR 20020050107A KR 20030057273 A KR20030057273 A KR 20030057273A
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나카오카요시토
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미쓰비시덴키 가부시키가이샤
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Abstract

센스 앰프(100)는 선택 게이트 SG10 및 SG20을 거쳐서 폴디드 비트선쌍 BLL 및 /BLL과 접속된다. 비트선쌍 /BLL에 접속된 메모리 셀 MC1의 데이터를 판독할 때, 폴디드 비트선쌍 BLL 및 /BLL은 플로팅 상태로 된다. 이때, 선택 게이트 SG20을 오프로 하여 비트선 BLL을 센스 노드 SN2로부터 분리한다. 그 후, 비트선 BLL에 이퀄라이저(151)로부터 전위를 공급한다. 이 때문에, 이 반도체 기억 장치는 메모리 셀의 전하 유지 능력의 저하를 억제할 수 있고, 오동작을 방지할 수 있다.

Description

센스 앰프를 갖는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING SENSE AMPLIFIER}
본 발명은 반도체 기억 장치에 관한 것으로, 더 상세하게는 폴디드 비트선(folded bit line) 배치 방식의 반도체 기억 장치에 관한 것이다.
도 15는 종래의 폴디드 비트선 방식의 반도체 기억 장치의 메모리 셀 어레이 및 그 주변 회로의 구성을 나타내는 개략 블럭도이다.
메모리 셀 어레이(30)는 복수의 블럭 BK0∼BKn을 포함한다. 각 블럭은 각각 복수의 폴디드 비트선쌍 BL 및 /BL, 복수의 워드선 WL 및 복수의 메모리 셀 MC을 포함한다. 복수의 센스 앰프(100)의 각각은 2개의 비트선쌍 BL 및 /BL에 접속된다.
도 15를 참조하면, 폴디드 비트선 방식의 반도체 기억 장치에서는, 각 센스 앰프(100)가 2개의 비트선쌍 BL 및 /BL과 접속된다. 그 때문에, 반도체 기억 장치 내부에서의 센스 앰프 수를 종래에 비하여 약 절반으로 삭감할 수 있다.
도 15의 반도체 기억 장치의 판독 동작에 대하여 설명한다.
도 15에서, 블럭 BK1을 선택한 경우, 선택된 블럭 BK1 영역내의 복수의 비트선쌍 BL 및 /BL이 선택된다. 여기서, 도 15내의 영역(301)에 주목하면, 영역(301)내의 센스 앰프(100)는 블럭 BK1측의 비트선쌍 BLL 및 /BLL을 선택하고, 블럭 BK2측의 비트선쌍 BLR 및 /BLR를 분리한다. 다른 센스 앰프(100)도 블럭 BK1측의 비트선쌍 BL 및 /BL을 선택하고, 블럭 BK2측 및 블럭 BK0측의 비트선쌍 BL 및 /BL을 분리한다.
이상의 동작에 의해 블럭 BK1내의 복수의 비트선쌍 BL 및 /BL이 선택된 후, 로우 디코더(40)에 의해 블럭 BK1내의 도시하지 않은 임의의 워드선 WL이 선택되어, 그 결과 판독 동작의 대상으로 되는 도시하지 않은 복수의 메모리 셀 MC이 선택된다. 선택된 복수의 메모리 셀 MC의 데이터는 대응하는 비트선 BL 또는 /BL에서 판독되고, 비트선쌍 BL 및/BL에 대응하는 센스 앰프(100)에 의해 유지된다.
센스 앰프(100)에 의해 유지된 데이터는 컬럼 어드레스를 순차적으로 변경함으로써, 도시하지 않은 데이터 입출력선 IO 및 /IO에 연속적으로 출력된다. 이와 같이 선택한 워드선에 대응한 복수의 메모리 셀의 데이터를 연속적으로 출력하는 방법은 페이지 모드 액세스(page mode access)라고 불린다.
도 16은 도 15중의 영역(301)내의 구성을 나타내는 회로도이다.
도 16을 참조하면, 센스 앰프(100)는 증폭한 전위를 그대로 재기록에 이용할 수 있는 플립플롭형이다. 센스 앰프(100)는 P 채널 MOS 트랜지스터 QP1∼QP3과 N 채널 MOS 트랜지스터 QN1∼QN3을 포함한다.
비트선쌍 BLL 및 /BLL은 각각 복수의 메모리 셀 MC을 접속한다. 또한, 비트선 BLL과 비트선 /BLL 사이에는 이퀄라이저(15)가 접속된다. 이퀄라이저(15)는 N 채널 MOS 트랜지스터 QN4∼QN6을 포함한다. 이퀄라이저(15)는 트랜지스터 QN4∼QN6의 게이트에 활성화한 이퀄라이즈 신호 BLEQL을 수신했을 때에 동작하여, 비트선쌍 BLL 및 /BLL의 전위를 VCC/2로 프리차지한다.
센스 앰프(100)와 비트선쌍 BLL 및/BLL은 선택 게이트 SG1를 거쳐서 접속된다. 선택 게이트 SG1은 N 채널 MOS 트랜지스터 QN7 및 QN8을 포함한다. 트랜지스터 QN7은 비트선 /BLL과 센스 앰프 SA내의 센스 노드 SN1과의 사이에 접속된다. 트랜지스터 QN8은 비트선 BLL과 센스 앰프 SA내의 센스 노드 SN2와의 사이에 접속된다. 트랜지스터 QN7 및 QN8은 그의 게이트에서 선택 신호 SEL을 수신한다.
비트선쌍 BLR 및 /BLR는 각각 복수의 메모리 셀 MC을 접속한다. 또한, 비트선 BLR와 비트선 /BLR 사이에는 이퀄라이저(16)가 접속된다. 이퀄라이저(16)의 회로 구성은 이퀄라이저(15)와 동일하다. 단, 이퀄라이저(16)내의 각 트랜지스터의 게이트에는 이퀄라이즈 신호 BLEQR가 입력된다.
센스 앰프(100)와 비트선쌍 BLR 및 /BLR은 선택 게이트 SG2를 거쳐서 접속된다. 선택 게이트 SG2는 N 채널 MOS 트랜지스터 QN9 및 QN10을 포함한다. 트랜지스터 QN9는 비트선 /BLR와 센스 앰프 SA내의 센스 노드 SN1과의 사이에 접속된다. 트랜지스터 QN10은 비트선 BLR와 센스 앰프 SA내의 센스 노드 SN2와의 사이에 접속된다. 트랜지스터 QN9 및 QN10은 그의 게이트에서 선택 신호 SER를 수신한다.
이상의 회로 구성을 갖는 반도체 기억 장치의 판독 동작에 대하여 설명한다.
도 17은 종래의 반도체 기억 장치의 페이지 모드 액세스에서의 판독 동작에 대하여 나타낸 타이밍차트이다.
도 17에서는 도 16에서의 비트선쌍 BLL 및 /BLL이 선택되는 경우의 동작에 대하여 설명한다. 도 17을 참조하면, 시각 t0 이전에서는, 이퀄라이저 활성화 신호 BLEQL, BLEQR 모두 H 레벨이기 때문에, 비트선쌍 BLL 및 /BLL과 BLR 및 /BLR은 모두 VCC/2로 프리차지되어 있다.
시각 t0에서 도 15의 블럭 BK1이 선택되면, 영역(301)의 센스 앰프(100)에 접속된 2개의 비트선쌍 중 비트선쌍 BLL 및 /BLL이 선택된다. 따라서, 선택 신호 SEL이 H 레벨을 유지하고, 선택 신호 SER는 L 레벨로 된다. 따라서, 선택 게이트SG2내의 트랜지스터 QN9 및 QN10은 오프로 된다. 그 결과, 비트선쌍 BLR 및 /BLR은 비선택으로 된다.
계속해서, 시각 t1에서 이퀄라이저(15)에 입력되는 이퀄라이저 활성화 신호 BLEQL이 L 레벨로 된다. 따라서, 비트선 /BLL 및 비트선 BLL은 모두 플로팅 상태로 된다.
계속해서, 시각 t2에서 도 16중의 워드선 WLn이 선택된다. 지금, 도 16에서, 워드선 WLn과 비트선 /BLL에 접속된 메모리 셀 MC1이 L 레벨의 데이터를 기억하고 있는 것으로 한다. 이 때, 시각 t2에서 비트선 /BLL의 전위가 VCC/2로부터 약간 저하한다.
계속해서 시각 t3에서 센스 앰프 활성화 신호 SEN이 H 레벨로 되고, 센스 앰프 활성화 신호 /SEN이 L 레벨로 되면, 센스 앰프(100)는 동작을 개시한다. 즉, 비트선 /BLL의 전위를 접지 전위 GND로, 비트선 BLL의 전위를 내부 전원 전위 VCC로 각각 증폭한다.
센스 앰프(100)는 비트선 /BLL과 BLL과의 전위차를 증폭시킨 후, 센스 앰프(100)는 비트선 /BLL 및 BLL의 전위를 유지한다.
블럭 BK1에서 복수의 센스 앰프(100)가 대응하는 비트선쌍 BLL 및 /BLL의 전위차를 증폭한 후, 컬럼 디코더(45)로부터 출력되는 컬럼 어드레스 신호가 순차적으로 변경된다. 이 때, 변경된 컬럼 어드레스에 대응하는 메모리 셀 MC의 데이터 신호 DQi가 연속적으로 출력된다.
이상과 같이, 페이지 모드 액세스에서는 센스 앰프가 대응하는 비트선쌍의전위차를 증폭한 후, 증폭한 전위차를 데이터 신호 DQi로서 출력할 때까지의 기간 동안, 비트선쌍중 한쪽의 비트선은 내부 전원 전위 VCC로 유지되고, 다른 쪽의 비트선은 접지 전위 GND로 유지된다.
현재, 반도체 기억 장치는 한층더 미세화가 요구되고 있다. 이 미세화에 의해, 반도체 기억 장치의 메모리 셀 어레이내의 배선과 메모리 셀과의 간섭이 야기되어, 메모리 셀의 전하 유지 기능이 저하하는 문제가 발생하고 있다. 특히, 페이지 모드 액세스의 일종인 버스트 출력을 특징으로 한 SDRAM에서는, 판독 동작시에 비트선쌍의 전위차를 내부 전원 전위 VCC와 접지 전위 GND의 차로 유지하는 기간이 길어진다. 따라서, 가공 미세화에 의해 비트선과 메모리 셀 사이에 리크 패스를 내포하면, 메모리 셀의 전하 유지 능력의 저하가 현저해진다.
도 18은 종래의 반도체 기억 장치내의 메모리 셀의 전하 축적 능력의 저하를 설명하기 위한 모식도이다.
도 18을 참조하면, 메모리 셀 어레이(30)내에서 판독 동작의 대상으로 되는 메모리 셀 MC10 및 MC20의 축적 노드의 전하가 모두 L 레벨이라고 한다. 또한, 메모리 셀 MC1 및 MC2는 모두 H 레벨의 데이터를 유지하고, 메모리 셀 MC3 및 MC4는 모두 L 레벨의 데이터를 유지하고 있는 것으로 한다.
이 때, 워드선 WLn이 선택되면, 비트선 /BLn+1의 전위는 L 레벨을 유지하고, 비트선 BLn+1의 전위는 H 레벨을 유지한다. 한편, 비트선 /BLn은 L 레벨을 유지하고, 비트선 BLn은 H 레벨을 유지한다.
이 결과, H 레벨의 데이터를 유지하는 메모리 셀 MC1과 L 레벨로 유지된 비트선 /BLn과의 사이에 소정 기간 동안 높은 전압 응력(stress)이 발생한다. 따라서, 메모리 셀 MC1에 리크 패스 R1이 존재하면, 메모리 셀 어레이 MC1에서 전하가 소실한다. 메모리 셀 MC2도 메모리 셀 MC1의 경우와 마찬가지로, 메모리 셀 MC2와 비트선 /BLn 사이에 소정 기간 동안 높은 전압 응력이 발생한다. 따라서, 메모리 셀 MC2에 리크 패스 R2가 존재하면, 메모리 셀 어레이 MC1에서 전하가 소실한다.
메모리 셀 MC4도 마찬가지로, 메모리 셀 MC4와 비트선 BLn 사이에 높은 전압 응력이 가해지기 때문에, 리크 패스 R4가 있으면, 메모리 셀 MC4의 전하가 소실한다.
이상의 결과, 페이지 모드 액세스에 의한 판독 동작에서는, 비트선쌍에 의해 장시간 높은 전압 응력을 걸리는 것이 원인으로 되어, 메모리 셀의 축적 전하의 소실이 야기된다.
또한, 최근의 반도체 기억 장치의 저전압화에 의해, 판독 마진이 저하하는 경향이 있다.
도 19a는 메모리 셀 MG에 L 레벨의 데이터가 유지되어 있는 경우의 센스 앰프의 동작을 설명하기 위한 모식도이다. 또, 도 19b는 메모리 셀 MC에 H 레벨의 데이터가 유지되어 있는 경우의 센스 앰프(100)의 동작을 설명하기 위한 모식도이다.
도 19a에 나타내는 바와 같이, 메모리 셀 MC내의 데이터가 L 레벨인 경우에있어서, 메모리 셀 MC가 접속되어 있는(이하, 판독측이라 함) 비트선을 비트선 /BLa라고 한다. 또한, 메모리 셀 MC가 접속되어 있지 않은(이하, 레퍼런스측이라 함) 비트선을 비트선 BLa라고 한다. 또한, 센스 앰프 SA내의 트랜지스터 QN1의 게이트-소스간 전압을 Vgsa라고 한다.
또한, 도 19b에 나타내는 바와 같이, 메모리 셀 MC내의 데이터가 H 레벨인 경우에 있어서, 판독측의 비트선을 비트선 /BLb라고 하고, 레퍼런스측의 비트선을 비트선 BLb라고 한다. 또한, 센스 앰프(100)내의 트랜지스터 QN2의 게이트-소스간 전압을 Vgsb라고 한다.
도 20은 도 19a 및 도 19b의 경우에서의 센스 앰프의 동작에 대하여 나타낸 타이밍차트이다.
도 20을 참조하면, 도 19에 나타내는 바와 같이 메모리 셀 MC에 보존된 데이터가 L 레벨인 경우, 판독측의 비트선 /BLa의 전위는 접지 전위 GND로 증폭된다. 따라서, 센스 동작전의 트랜지스터 QN1의 게이트 소스 전위 Vgsa는 VCC/2이다. 따라서, 시각 t10에서 센스 앰프 SA가 동작을 개시한 경우, 시각 t12에서 레퍼런스측 비트선 BLa의 전위는 내부 전원 전위 VCC로, 판독측 비트선 /BLa의 전위는 접지 전위 GND로 증폭된다. 한편, 도 19b에 나타내는 바와 같이 메모리 셀 MC에 보존된 데이터가 H 레벨인 경우, 레퍼런스측의 비트선 BLb의 전위가 접지 전위 GND로 증폭된다. 따라서, 센스 동작전의 트랜지스터 QN2의 게이트 소스 전위는 판독측의 비트선 /BLb의 전위인 VCC/2+△V로 된다. 여기서, △V는 메모리 셀 MC의 H 레벨의 데이터가 판독측의 비트선 /BLb에서 판독되었을 때에 상승하는 전위이다. 따라서,메모리 셀 MC에 보존된 데이터가 H 레벨인 경우의 트랜지스터 QN2의 게이트 소스 전위 Vgsb는 메모리 셀 MC의 데이터가 L 레벨인 경우의 트랜지스터 QN1의 게이트 소스 전위 Vgsa보다도 커진다. 따라서, 메모리 셀 MC의 데이터가 H 레벨인 경우의 센스 앰프(100)의 센스 동작에 의해 흐르는 전류값쪽이, 메모리 셀 MC의 데이터가 L 레벨인 경우의 센스 앰프(100)의 센스 동작에 의해 흐르는 전류값보다도 높아진다. 그 결과, 메모리 셀 MC의 데이터가 H 레벨인 경우, 시각 t10에서 센스 앰프(100)가 동작을 개시하면, 시각 t12보다도 빠른 시각 t11에서 판독측 비트선 BLb는 내부 전원 전위 VCC로, 레퍼런스측 비트선 /BLb는 접지 전위 GND로 증폭된다.
이상의 결과, 저전압화에 의해 L 레벨의 데이터의 판독 마진은 H 레벨의 데이터의 판독 마진보다 엄격해진다. 또한, L 레벨의 데이터의 판독 동작은 그라운드 노이즈의 영향을 받는다.
도 21은 그라운드 노이즈의 판독 동작에 의한 영향을 설명하기 위한 모식도이다.
도 21을 참조하면, 반도체 기억 장치의 메모리 셀 어레이내의 블럭 BK1이 선택되고, 또한 워드선 WLn이 선택된 경우, 워드선 WLn에 접속된 복수의 메모리 셀 MC1∼MC8 중 메모리 셀 MC6만이 L 레벨의 데이터를 유지하고 있고, 다른 메모리 셀 MC은 H 레벨의 데이터를 유지하고 있는 것으로 한다.
이 때, 도 20에 나타낸 바와 같이, H 레벨의 데이터를 판독하는 경우의 센스 앰프(100)의 동작은 L 레벨의 데이터를 판독하는 경우의 센스 앰프 동작보다도 빠르다. 그 결과, 도 21에서는 다수의 센스 앰프가 H 레벨의 데이터를 판독하기 때문에, 큰 방전 전류가 발생하여, 접지 전위 GND를 플로팅시킨다. 이것이 그라운드 노이즈 GNDN로 된다.
그 결과, 메모리 셀 MC7에 보존된 데이터를 판독하는 센스 앰프(100)가 아직 동작을 개시하지 않고 있으면, 도 19a에 나타낸 센스 앰프(100)내의 트랜지스터 QN1의 게이트 소스 전위 Vgsa는 더 작아진다. 또한, L 레벨의 데이터가 H 레벨의 데이터로 반전되는 경우가 발생한다.
도 22는 도 21에 나타낸 메모리 셀 MC6의 데이터의 판독 동작시에 데이터가 반전되는 경우의 타이밍차트이다.
도 22를 참조하면, 비트선쌍 BLa 및 /BLa의 타이밍차트가 메모리 셀 MC6에 대한 센스 앰프(100)의 동작을 나타내는 것이다. 또한, 비트선쌍 BLb 및 /BLb의 타이밍차트가 메모리 셀 MC6 이외의 다른 메모리 셀 MC에 대한 센스 앰프(100)의 동작을 나타내는 것이다. 메모리 셀 MC6 이외의 다른 메모리 셀에 대한 센스 앰프(100)의 판독 동작이 시각 t15부터 개시한 경우, 큰 충방전 전류가 발생한다. 그 결과, 그라운드 노이즈 GNDN이 발생한다. 그라운드 노이즈 GNDN이 발생한 후에 메모리 셀 MC6에 대하여 센스 앰프(100)가 판독 동작을 개시하는 경우, 그라운드 노이즈 GNDN이 센스 앰프(100)내의 트랜지스터 QN1 및 QN2에 동등하게 영향을 미치게 하는 것이면 문제는 없다. 그러나, 센스 앰프(100)의 동작전에는, 판독측의 비트선 /BLa가 레퍼런스측의 비트선 BLa보다도 전위가 낮아진다. 따라서, 트랜지스터 QN1의 게이트 소스 전위는 트랜지스터 QN2의 게이트 소스 전위보다도 커진다.따라서, 그라운드 노이즈 GNDN의 전파는 판독 비트선 /BLa쪽이 레퍼런스측 비트선 BLa보다도 커진다. 그 결과, 메모리 셀 MC6에 보존되어 있던 데이터는 L 레벨인데, 그라운드 노이즈 GNDN의 영향에 의해 데이터의 반전이 발생하여, 센스 앰프(100)가 메모리 셀 MC6의 데이터를 H 레벨로서 비트선쌍 BLa 및 /BLa의 전위차를 증폭할 가능성이 있다.
또한, 그라운드 노이즈의 영향에 의해 게이트 소스 전위 Vgs가 작게 되면, 센스 동작이 현저히 저하하여, 센스 앰프 내부의 플립플롭이 불안정하게 된다. 이 때 비트선과 데이터 입출력선이 접속되면, 비트선의 전위가 데이터 입출력선의 전위로 끌어당겨진다. 그 결과, 데이터 파괴가 일어날 가능성도 있다.
이상 그라운드 노이즈에 대하여 설명했지만, 그 이외에도, 메모리 셀로부터의 판독시의 전하량의 차나 제조시의 센스 앰프의 편차의 영향도 무시할 수 없다. 판독시에 메모리 셀로부터 판독되는 전하량의 차나 제조 프로세스의 편차는 차동 증폭의 속도에 편차를 발생한다. 차동 증폭의 속도차는 그라운드 노이즈 또는 선간(線間) 노이즈로 되어, 센스 앰프의 동작 마진을 저하시킨다.
도 23은 도 15에 나타내는 메모리 셀 어레이의 일부를 나타내는 블럭도이다.
도 23을 참조하면, 각 비트선 BL 또는 /BL 사이에는 배선간 용량 Cb1이 존재한다. 또한, 센스 앰프(100)의 센스 노드 SN 사이에서도, 배선간 용량 Csa가 존재한다. 이들 배선간 용량 Cb1 및 Csa는 센스 앰프 동작시의 증폭 속도차에 의해 발생하는 선간 노이즈를 각 비트선 BL 또는 /BL과 각 센스 앰프(100)로 전파한다. 그 결과, 전파된 선간 노이즈는 센스 앰프(100)의 동작 마진에 영향을 준다.
이상의 이유로 인해, 센스 앰프의 동작 마진을 확보하기 위해서는 센스 동작에 영향을 미치는 그라운드 노이즈 및 선간 노이즈의 저감이 필요해진다.
트랩 센스 방식(trap sensing type)의 센스 앰프의 판독 동작시에 비트선간 노이즈의 저감을 목적으로 한 반도체 기억 장치는 일본 특허 공개 평성 제 5-101660 호 공보에서 보고되어 있다. 그러나, 트랩 센스 방식 자체가 그라운드 노이즈나 선간 노이즈에 민감하기 때문에, 트랩 센스 방식에서는 센스 동작 마진의 저하로 이어진다.
본 발명의 목적은, 메모리 셀의 전하 유지 능력의 저하를 억제할 수 있고, 오동작을 방지할 수 있는 센스 앰프를 구비한 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예에서의 반도체 기억 장치의 전체 구성을 나타내는 개략 블럭도,
도 2는 도 1중의 메모리 셀 어레이 및 센스 앰프의 구성의 상세를 나타내는 블럭도,
도 3은 도 1중의 센스 앰프 회로 및 입출력 회로의 구성의 상세를 나타내는 블럭도,
도 4는 도 1중의 영역의 상세를 나타내는 회로도,
도 5는 본 발명의 실시예 1에서의 반도체 기억 장치의 동작에 대하여 나타낸 타이밍차트,
도 6은 본 발명의 실시예 1에서의 반도체 기억 장치의 동작의 다른 예에 대하여 나타낸 타이밍차트,
도 7은 본 발명의 실시예 2에서의 반도체 기억 장치내의 센스 앰프 및 그 주변 회로의 구성을 나타내는 회로도,
도 8은 본 발명의 실시예 2에서의 반도체 기억 장치의 동작에 대하여 나타낸타이밍차트,
도 9는 본 발명의 실시예 2에서의 반도체 기억 장치의 동작의 다른 예에 대하여 나타낸 타이밍차트,
도 10은 본 발명의 실시예 3에서의 반도체 기억 장치내의 센스 앰프와 그 주변 회로의 구성의 구성을 나타내는 회로도,
도 11은 실시예 3에서의 반도체 기억 장치의 판독 동작에 대하여 나타낸 타이밍차트,
도 12는 본 발명의 실시예 3에서의 반도체 기억 장치의 동작의 다른 예에 대하여 나타낸 타이밍차트,
도 13은 본 발명의 실시예 4에서의 반도체 기억 장치내의 센스 앰프와 그 주변 회로의 구성을 나타내는 회로도,
도 14는 실시예 5에서의 반도체 기억 장치내의 센스 앰프와 그 주변 회로의 구성을 나타내는 회로도,
도 15는 종래의 폴디드 비트선 방식의 반도체 기억 장치의 메모리 셀 어레이 및 그 주변 회로의 구성을 나타내는 개략 블럭도,
도 16은 도 15중의 영역내의 구성을 나타내는 회로도,
도 17은 종래의 반도체 기억 장치의 퍼지 모드 액세스에서의 판독 동작에 대하여 나타낸 타이밍차트,
도 18은 종래의 반도체 기억 장치내의 메모리 셀의 전하 축적 능력의 저하를 설명하기 위한 모식도,
도 19a는 메모리 셀에 L 레벨의 데이터가 유지되어 있는 경우의 센스 앰프의 동작을 설명하기 위한 모식도,
도 19b는 메모리 셀에 H 레벨의 데이터가 유지되어 있는 경우의 센스 앰프의 동작의 설명하기 위한 모식도,
도 20은 도 19의 경우에서의 센스 앰프의 동작에 대하여 나타낸 타이밍차트,
도 21은 그라운드 노이즈의 판독 동작에 의한 영향을 설명하기 위한 모식도,
도 22는 도 21에 나타낸 메모리 셀의 데이터 판독 동작시에 데이터가 반전되는 경우의 타이밍차트,
도 23은 도 15에 나타내는 메모리 셀 어레이의 일부를 나타내는 블럭도.
도면의 주요 부분에 대한 부호의 설명
20 : 제어 회로30 : 메모리 셀 어레이
35 : 어드레스 버퍼40 : 로우 디코더
45 : 컬럼 디코더50 : 센스 앰프 회로
60 : 입출력 회로70 : 입력 버퍼
75 : 출력 버퍼
본 발명에 따른 반도체 기억 장치는, 폴디드 비트선쌍을 구성하는 제 1 및 제 2 비트선과, 메모리 셀과, 이퀄라이저와, 제 1 및 제 2 센스 노드와, 센스 앰프와, 제 1 스위치 회로와, 제 2 스위치 회로와, 제어 회로를 포함한다. 메모리 셀은 제 2 비트선에 접속된다. 이퀄라이저는 제 1 및 제 2 비트선에 접속되고, 제 1 및 제 2 비트선을 프리차지한다. 센스 앰프는 제 1 및 제 2 센스 노드에 접속된다. 제 1 스위치 회로는 제 1 비트선과 제 1 센스 노드 사이에 접속된다. 제 2 스위치 회로는 제 2 비트선과 제 2 센스 앰프 사이에 접속된다. 제어 회로는 이퀄라이저와 제 1 및 제 2 스위치 회로를 제어한다. 이퀄라이저는 제 1 전위 공급 회로와 제 2 전위 공급 회로를 포함한다. 제 1 전위 공급 회로는 제 1 비트선에 소정의 전위를 공급한다. 제 2 전위 공급 회로는 제 2 비트선에 소정의 전위를 공급한다. 제어 회로는, 이퀄라이저가 제 1 및 제 2 비트선을 프리차지한 후, 센스 앰프가 동작을 종료할 때까지의 기간 동안에, 제 2 스위치 회로를 온으로 한 채로 제 1 스위치 회로를 오프로 하고, 제 1 비트선에 소정의 전위를 공급하도록 제 1 전위 공급 회로를 제어한다.
바람직하게는, 제어 회로는 센스 앰프가 동작을 개시한 후 소정의 시간 경과 후부터 제 1 스위치 회로 및 제 1 전위 공급 회로를 제어한다.
이것에 의해, 폴디드 비트선쌍을 구성하는 2개의 비트선 사이에서의 전압 응력이 저감된다. 따라서, 판독 동작시에 발생하는 충방전 전류는 감소한다. 그 결과, 리크 패스에 의해 발생하는 메모리 셀의 축적 전하의 소실을 방지할 수 있다. 또한, 충방전 전류의 감소에 의해 그라운드 노이즈는 감소한다. 또한, 판독 동작시에 센스 앰프로부터 분리된 제 1 비트선에 소정의 전위를 공급함으로써, 제 1 비트선은 쉴드선으로서 기능한다. 그 때문에, 선간 노이즈의 전파를 방지할 수 있다.
이상의 결과, 본 발명에 따른 반도체 기억 장치는 판독 동작을 정확히 실행할 수 있고, 센스 앰프의 오동작을 방지할 수 있다.
바람직하게는, 제어 회로는 센스 앰프가 동작하기 전에 제 1 스위치 회로 및 제 1 전위 공급 회로를 제어한다.
이것에 의해, 제 1 비트선은 센스 동작이 개시하기 전에 센스 앰프로부터 분리된다. 따라서, 보다 충방전 전류의 발생을 억제할 수 있다.
바람직하게는, 반도체 기억 장치는 제 1 센스 노드에 접속되는 용량 소자를 포함한다.
이것에 의해, 제 1 비트선이 분리된 경우라도, 제 1 센스 노드는 용량을 확보할 수 있다. 따라서, 노이즈의 영향을 억제할 수 있다.
바람직하게는, 제 1 전위 공급 회로는 제 1 트랜지스터를 포함하고, 제 2 전위 공급 회로는 제 2 트랜지스터를 포함한다. 제 1 트랜지스터는 전위 노드와 제 1 비트선 사이에 접속된다. 제 2 전위 공급 회로는 전원 노드와 제 2 비트선 사이에 접속된다. 제어 회로는, 제 1 트랜지스터의 게이트로 제 1 제어 신호를 출력하고, 제 2 트랜지스터의 게이트로 제 2 제어 신호를 출력한다.
이것에 의해, 이퀄라이저내의 제 1 및 제 2 전위 공급 회로를 별개로 동작시킬 수 있다. 따라서, 제 1 비트선과 제 2 비트선에 각각의 전위를 공급하는 경우에, 새로운 전위 공급 회로를 배치할 필요는 없다.
제 1 스위치 회로는 제 3 트랜지스터를 포함하고, 제 2 스위치 회로는 제 4 트랜지스터를 포함한다. 제 3 트랜지스터는 제 2 제어 신호를 그의 게이트에서 수신한다. 제 4 트랜지스터는 제 1 제어 신호를 그의 게이트에서 수신한다.
이것에 의해, 메모리 셀 어레이내의 배선 개수를 감소할 수 있다.
바람직하게는, 반도체 기억 장치는 쉴드선을 더 포함한다. 쉴드선은 폴디드 비트선쌍과 병행하게 배치되고, 전위 노드에 접속되어 소정의 전위를 유지한다.
이것에 의해, 선간 용량에 기인하는 노이즈의 전파를 방지할 수 있다.
본 발명에 따른 반도체 기억 장치에서는, 판독 동작시에, 레퍼런스측의 비트선을 센스 노드로부터 분리하고, 그 전위를 VCC/2로 고정한다. 센스 동작 후에 레퍼런스측의 비트선을 센스 노드로부터 분리한 경우, 비선택 메모리 셀과 비트선 사이의 전압 응력을 완화할 수 있다. 따라서, 메모리 셀의 전하 유지 능력의 저하를 방지할 수 있다.
센스 동작 후에 레퍼런스측의 비트선을 센스 노드로부터 분리한 경우, 전압 응력의 완화에 부가하여, 레퍼런스측의 비트선은 비트선간의 노이즈 전파를 방지하는 쉴드선으로서 기능한다. 그 결과, 센스 앰프의 오동작을 방지할 수 있다. 또한, 충방전 전류를 저감하므로, GND 노이즈를 저감할 수 있다. 그 결과, 센스 앰프의 오동작을 방지할 수 있다.
이상의 결과, 메모리 셀의 전하 유지 능력의 저하를 억제할 수 있고, 오동작을 방지할 수 있는 센스 앰프를 구비한 반도체 기억 장치를 제공할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명의 실시예에 대해 도면을 참조하여 상세히 설명한다. 또, 도면중 동일 또는 상당하는 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.
(실시예 1)
도 1은 본 발명의 실시예에서의 반도체 기억 장치의 전체 구성을 나타내는개략 블럭도이다.
도 1을 참조하면, 반도체 집적 회로 장치(1)는, 컬럼 어드레스 스트로브 신호 /CAS나 로우 어드레스 스트로브 신호 /RAS나 기록 인에이블 신호 /WE나 출력 인에이블 신호 /OE인 제어 신호를 수신하는 제어 신호 입력 단자(10)와, 어드레스 신호 A1∼An(n : 자연수)을 수신하는 어드레스 입력 단자(12)와, 입출력 데이터 DQ1∼DQi(i : 자연수)를 수수하는 데이터 입력 단자(14)를 포함한다.
반도체 집적 회로 장치(1)는 제어 회로(20)와, 메모리 셀 어레이(30)와, 어드레스 버퍼(35)와, 로우 디코더(40) 및 컬럼 디코더(45)와, 센스 앰프 회로(50)와, 입출력 회로(60)와, 입력 버퍼(70)와, 출력 버퍼(75)를 더 포함한다.
제어 회로(20)는 제어 신호 입력 단자(10)에 입력된 제어 신호에 응답하여 반도체 집적 회로 장치(1)의 전체 동작을 제어한다.
메모리 셀 어레이(30)는 행렬 형상으로 배치된 복수의 메모리 셀을 갖는다. 메모리 셀의 각 행마다 워드선이 배치되고, 메모리 셀의 각 열마다 비트선이 배치된다. 각 메모리 셀은 워드선과 비트선과의 교점 각각에 배치된다. 또, 비트선은 폴디드 비트선쌍을 구성한다.
어드레스 버퍼(35)는 외부로부터 입력된 어드레스 신호를 로우 디코더(40)와 컬럼 디코더(45)에 선택적으로 공급한다. 로우 디코더(40)는 어드레스 버퍼(35)로부터 공급된 로우 어드레스 신호에 응답하여 복수의 워드선 중의 적어도 하나를 구동시킨다. 컬럼 디코더(45)는 어드레스 버퍼(35)로부터 공급된 컬럼 어드레스 신호에 응답하여 복수의 폴디드 비트선쌍 중의 적어도 하나를 구동시킨다. 센스 앰프 회로(50)는 복수의 센스 앰프를 포함한다. 2개의 폴디드 비트선쌍에 대하여 하나의 센스 앰프가 설치되어, 폴디드 비트선쌍 사이에 발생하는 전위차를 증폭한다.
입출력 회로(60)는 컬럼 디코더(45)가 선택한 폴디드 비트선쌍의 전위 레벨을 출력 버퍼(75)에 공급한다. 출력 버퍼(75)는 공급된 전위 레벨을 증폭하여 출력 데이터 DQ1∼DQi로서 외부에 출력한다. 입력 버퍼(70)는, 외부로부터 입력 데이터 DQ1∼DQi가 입력되었을 때, 입력 데이터 DQ1∼DQi를 증폭한다. 입출력 회로(60)는 증폭된 입력 데이터 DQ1∼DQi를 수신하여, 컬럼 디코더(45)에 의해 선택된 비트선쌍에 입력 데이터 DQ1∼DQi를 공급한다.
도 2는 도 1중의 메모리 셀 어레이 및 센스 앰프의 구성의 상세를 나타내는 블럭도이다.
도 2를 참조하면, 메모리 셀 어레이(30)는 복수의 메모리 셀 어레이 블럭 BK0∼BKn으로 구성된다. 메모리 셀 어레이 블럭 BK0∼BKn은 컬럼 디코더(45)와 병행하여 배열된다. 각 메모리 셀 어레이 블럭은 복수의 폴디드 비트선쌍 BL 및 /BL과, 복수의 워드선 WL0∼WLn(n은 자연수)와, 복수의 메모리 셀을 포함한다.
도 1의 센스 앰프 회로(50)는 도 2에 나타내는 복수의 센스 앰프대 SA0∼SAn+1로 구성된다. 각 센스 앰프대와 각 메모리 셀 어레이 블럭은 교대로 배열된다. 각 센스 앰프대는 복수의 센스 앰프(100)를 포함한다.
각 메모리 셀 어레이 블럭 BKn내의 폴디드 비트선쌍 BL 및 /BL은 센스 앰프대 SAn내의 센스 앰프(100)에 접속되는 폴디드 비트선쌍 BLR 및 /BLR과, 센스 앰프 SAn+1내의 센스 앰프(100)에 접속되는 폴디드 비트선쌍 BLL 및 /BLL을 포함한다.폴디드 비트선쌍 BLR 및 /BLR과 폴디드 비트선쌍 BLL 및 /BLL은 로우 디코더(40)에 병행되어 교대로 배열된다. 각 센스 앰프(100)는 비트선쌍 BLR 및 /BLR과 비트선쌍 BLL 및 /BLL을 접속한다.
또, 워드선 WL0∼WLn은 컬럼 디코더(45)에 병행하여 배열된다.
메모리 셀 MC는 각 비트선쌍 BL 및 /BL의 한쪽의 비트선과 각 워드선과의 교점에 배열된다.
도 3은 도 1중의 센스 앰프 회로 및 입출력 회로의 구성의 상세를 나타내는 블럭도이다.
도 3을 참조하면, 입출력 회로(60)는 복수의 컬럼 선택 게이트(61), 프리앰프(62) 및 데이터 래치 회로(63)를 포함한다.
메모리 셀 어레이(30)내의 복수의 센스 앰프(100)는 대응하는 컬럼 선택 게이트(61)를 거쳐서 데이터 입출력선쌍 IO 및 /IO에 접속된다. 컬럼 선택 게이트(61)는 대응하는 컬럼 선택선 CSL이 선택된 경우에 센스 앰프(100)와 데이터 입출력선쌍 IO 및 /IO을 접속한다.
프리앰프(62)는 데이터 입출력선쌍 IO 및 /IO에 접속된다. 프리앰프(62)는 H 레벨의 프리앰프 활성화 신호 PAE를 수신하고, 데이터 입출력선쌍 IO 및 /IO의 전위차를 증폭시켜 데이터 신호 DQi로서 출력한다. 데이터 래치 회로(63)는 데이터 래치 신호 RDL이 L 레벨일 때에 프리앰프(62)로부터 출력되는 데이터 신호 DQi를 수취한다. 또, 데이터 래치 신호 RDL이 H 레벨일 때에 데이터 신호 DQi를 래치한다. 또, 프리앰프 활성화 신호 PAE 및 데이터 래치 신호 RDL은 제어 회로(20)로부터 출력된다. 출력 버퍼(75)는 데이터선쌍 DB 및 /DB의 상태에 대응한 데이터 신호 DQi를 출력한다.
도 4는 도 2중의 영역(90)의 상세를 나타내는 회로도이다.
도 4를 참조하면, 센스 앰프(100)는 증폭한 전위를 그대로 재기록에 이용할 수 있는 플립플롭형이다. 센스 앰프(100)는 P 채널 MOS 트랜지스터 QP1∼QP3과 N 채널 MOS 트랜지스터 QN1∼QN3을 포함한다. 트랜지스터 QP1 및 QP2는 비트선을 내부 전원 전위 VCC로 증폭하는 P형 센스 앰프 SAP를 구성한다. 트랜지스터 QN1 및 QN2는 비트선을 접지 전위 GND로 증폭하는 N형 센스 앰프 SAN을 구성한다. 트랜지스터 QP3은 P형 센스 앰프 SAP와 내부 전원 전위 VCC 노드를 접속한다. 트랜지스터 QN3은 N형 센스 앰프 SAN과 접지 전위 GND 노드를 접속한다.
비트선쌍 BLL 및 /BLL은 각각 복수의 메모리 셀 MC를 접속한다. 각 메모리 셀 MC는 액세스 트랜지스터 TR과 캐패시터 C를 포함한다. 액세스 트랜지스터 TR과 캐패시터 C는 대응하는 비트선 BLL 또는 /BLL과 셀 전위 VCP 사이에 직렬로 접속된다. 액세스 트랜지스터 TR의 게이트는 대응하는 워드선 WLn에 접속된다.
비트선 BLL과 비트선 /BLL 사이에는 이퀄라이저(151)가 접속된다. 이퀄라이저(151)는 N 채널 MOS 트랜지스터 QN21~QN23을 포함한다. 트랜지스터 QN21은 비트선쌍 /BLL을 VCC/2로 프리차지하기 위한 트랜지스터이고, VCC/2의 전위 노드와 비트선 /BLL 사이에 접속된다. 트랜지스터 QN21의 게이트에는 프리차지 신호 P1이 입력된다. 트랜지스터 QN22는 비트선 BLL을 VCC/2로 프리차지하기 위한 트랜지스터이고, VCC/2의 전위 노드와 비트선 BLL 사이에 접속된다. 트랜지스터 QN22의 게이트에는 프리차지 신호 P2가 입력된다. 트랜지스터 QN23은 비트선쌍 BLL 및 /BLL을 이퀄라이징하기 위한 트랜지스터이고, 비트선쌍 BLL과 비트선 비트선 /BLL 사이에 접속된다. 트랜지스터 QN23의 게이트에는 이퀄라이즈 신호 EQ1이 입력된다. 프리차지 신호 P1, P2와 이퀄라이즈 신호 EQ1은 제어 회로(20)로부터 출력된다.
선택 게이트(10)는 센스 노드 SN1과 비트선쌍 /BLL 사이에 접속된다. 선택 게이트(10)는 N 채널 MOS 트랜지스터 QN31로 구성되고, 그의 게이트에는 선택 신호 SEL1이 입력된다. 또, 선택 게이트(20)는 센스 노드 SN2와 비트선쌍 BLL 사이에 접속된다. 선택 게이트(20)는 N 채널 MOS 트랜지스터 QN32로 구성되고, 그의 게이트에는 선택 신호 SEL2가 입력된다. 선택 신호 SEL1 및 SEL2는 제어 회로(20)로부터 입력된다. 센스 앰프(100)는 센스 노드 SN1을 거쳐서 선택 게이트 SG10에 접속되고, 센스 노드 SN2를 거쳐서 선택 게이트 SG20에 접속된다.
비트선쌍 BLR 및 /BLR도, 비트선쌍 BLL 및 /BLL과 마찬가지로, 각각 복수의 메모리 셀 MC를 접속한다. 비트선 BLR과 비트선 /BLR 사이에는 이퀄라이저(152)가 접속된다. 이퀄라이저(152)는 N 채널 MOS 트랜지스터 QN41~QN43을 포함한다. 트랜지스터 QN41은 비트선 /BLR을 VCC/2로 프리차지하기 위한 트랜지스터이고, VCC/2의 전위 노드와 비트선 /BLR 사이에 접속된다. 트랜지스터 QN41의 게이트에는 프리차지 신호 P3이 입력된다. 트랜지스터 QN42는 비트선 BLR을 VCC/2로 프리차지하기 위한 트랜지스터이고, VCC/2의 전위 노드와 비트선 BLR 사이에 접속된다. 트랜지스터 QN42의 게이트에는 프리차지 신호 P4가 입력된다. 트랜지스터 QN43은 비트선쌍 BLR 및 /BLR을 이퀄라이징하기 위한 트랜지스터이고, 비트선쌍 BLR과 /BLR 사이에 접속된다. 트랜지스터 QN43의 게이트에는 이퀄라이즈 신호 EQ2가 입력된다. 프리차지 신호 P3, P4와 이퀄라이즈 신호 EQ2는 제어 회로(20)로부터 출력된다.
선택 게이트 SG30은 센스 노드 SN1과 비트선쌍 /BLR 사이에 접속된다. 선택 게이트 SG30은 N 채널 MOS 트랜지스터 QN51로 구성되고, 그의 게이트에는 선택 신호 SER1이 입력된다. 또한, 선택 게이트 SG40은 센스 노드 SN2와 비트선쌍 BLR 사이에 접속된다. 선택 게이트 SG40은 N 채널 MOS 트랜지스터 QN52로 구성되고, 그의 게이트에는 선택 신호 SER2가 입력된다. 선택 신호 SER1 및 SER2는 제어 회로(20)로부터 입력된다.
센스 노드 SN1에는 캐패시터 C10이 접속된다. 캐패시터 C10의 다른쪽 단부는 접지 전위 GND의 노드에 접속된다. 한편, 센스 노드 SN2에는 캐패시터 C20이 접속된다. 캐패시터 C20의 다른쪽 단부는 접지 전위 GND의 노드에 접속된다.
이상의 회로 구성을 갖는 반도체 기억 장치의 판독 동작에 대하여 설명한다.
도 5는 본 발명의 실시예 1에서의 반도체 기억 장치의 동작에 대하여 나타낸 타이밍차트이다.
도 4중의 워드선 WLn이 선택되고, 메모리 셀 MC1의 데이터를 판독하는 경우에 대하여 설명한다.
도 5를 참조하면, 시각 t0 이전에는, 선택 게이트 SG10∼SG40에 입력되는 선택 신호 SEL1, SEL2, SER1, SER2는 모두 H 레벨이다. 따라서, 선택 게이트 SG10∼SG40은 모두 온되어 있다. 그 결과, 센스 노드 SN1과 비트선 /BLL 및 비트선 /BLR은 접속되어 있고, 센스 노드 SN2와 비트선 BLL 및 비트선 BLR은 접속되어있다. 이 때, 이퀄라이저(151)에 입력되는 프리차지 신호 P1, P2 및 이퀄라이즈 신호 EQ1은 모두 H 레벨이기 때문에, 비트선쌍 BLL 및/BLL은 VCC/2로 프리차지되어 있다. 마찬가지로 이퀄라이저(152)에 입력되는 프리차지 신호 P3, P4 및 이퀄라이즈 신호 EQ2도 모두 H 레벨이다. 따라서, 비트선쌍 BLR 및 /BLR도 VCC/2로 프리차지되어 있다.
시각 t0에서 선택 신호 SER1, SER2가 L 레벨로 된다. 따라서, 선택 게이트 SG30 및 SG40은 오프로 된다. 그 결과, 비트선쌍 BLR 및 /BLR은 센스 앰프(100)와 비접속 상태로 된다. 이에 반하여, 비트선쌍 BLL 및 /BLL은 센스 앰프(100)와 접속된 상태를 유지한다.
시각 t1에서 이퀄라이저(151)에 입력되는 프리차지 신호 P1, P2와 이퀄라이즈 신호 EQ1은 모두 L 레벨로 된다. 이것에 의해 비트선쌍 BLL 및 /BLL은 플로팅 상태로 된다. 이에 반하여, 이퀄라이저(152)에 입력되는 프리차지 신호 P3, P4와 이퀄라이즈 신호 EQ2는 모두 H 레벨을 유지한다. 그 결과, 비트선쌍 BLR 및 /BLR은 VCC/2의 전위를 유지한다.
계속해서 시각 t2에서 워드선 WLn이 선택된다. 이 때, 메모리 셀 MC1내의 액세스 트랜지스터 TR이 온되고, 메모리 셀 MC1이 유지하고 있었던 L 레벨의 데이터가 비트선 /BLL에 판독된다. 그 결과, 비트선 /BLL의 전위는 VCC/2로부터 △V만큼 내려간다.
계속해서 시각 t3에서 센스 앰프 활성화 신호 SEN 및 /SEN이 활성화된다. 그 결과, 센스 앰프(100)는 센스 동작을 개시하고, 비트선 /BLL의 전위를 접지 전위 GND로 증폭하며, 비트선 BLL의 전위를 내부 전원 전위 VCC로 증폭한다. 센스 앰프(100) 비트선쌍 BLL 및 /BLL의 전위를 증폭한 후, 그 전위를 유지한다.
센스 앰프(100)가 비트선쌍 BLL 및 /BLL의 전위의 증폭을 종료한 후 소정 기간 경과한 시각 t4에서, 선택 게이트 SC20에 입력되는 선택 신호 SEL2를 L 레벨로 한다. 따라서, 선택 게이트 SG20은 오프되어, 비트선 BLL과 센스 노드 SN2는 분리된다. 그 결과, 센스 앰프(100)와 분리된 비트선 BLL의 전위는 내부 전원 전위 VCC로 플로팅된다. 한편, 센스 노드 SN2는 내부 전원 전위 VCC를 유지한 채로 된다. 따라서, 판독 동작을 실행하는 것은 가능하다. 이 때, 센스 노드 SN2는 비트선 BLL과 분리되어 있기 때문에, 용량이 작아져, 그라운드 노이즈나 선간 노이즈 등의 노이즈에 민감하게 될 가능성이 있지만, 센스 노드 SN2에는 캐패시터 C20이 접속되어 있으므로, 센스 노드 SN2는 노이즈에 견딜 수 있는 용량을 유지할 수 있다.
계속해서 시각 t5에서 이퀄라이저(151)에 입력되는 복수의 신호 중, 프리차지 신호 P2를 H 레벨로 한다. 그 결과, 트랜지스터 QN22가 온되어, 비트선 BLL에 VCC/2의 전위가 공급된다. 그 결과, 비트선 BLL의 전위는 VCC/2로 프리차지된다. 따라서, 비트선 BLL은 쉴드선으로서 기능하고, 배선간 용량에 의해 선간 노이즈가 전파되는 것을 방지한다.
비트선 BLL이 VCC/2의 전위를 유지하고 있는 시각 t6에서, 대응하는 컬럼 선택선 CSL이 선택된다. 이 결과, 대응하는 컬럼 선택 게이트(61)가 온되어, 센스 노드 SN1 및 SN2와 데이터 입출력선쌍 IO 및 /IO가 접속된다. 데이터 입출력선쌍IO 및 /IO은 내부 전원 전위 VCC로 클램핑되어 있고, 센스 노드 SN1의 L 레벨의 전위가 데이터 입출력선 IO 및 /IO의 진폭으로서 판독된다.
계속해서 시각 t7에서 프리앰프 신호 PAE가 활성화되어, 프리앰프(62)가 데이터 입출력선 IO 및 /IO의 진폭차를 증폭한다. 그 후에 데이터 래치 신호 RDL이 L 레벨로 되어, 데이터 래치 회로(63)가 프리앰프(62)의 출력 신호를 래치한다. 시각 t8에서 데이터 래치 신호 RDL이 H 레벨로 되었을 때에, 데이터 래치 회로(63)는 래치한 데이터 신호 DQi를 데이터선 DB 및 /DB에 출력한다. 메인 앰프(64)는 데이터선 DB 및 /DB의 상태에 대응하여 L 레벨의 데이터 신호 DQi를 출력한다.
다시 비트선쌍 BLL 및 /BLL에 주목하면, 워드선 WLn이 비선택으로 되는 시각 t9 이후에 다시 비트선쌍 BLL 및 /BLL을 VCC/2로 이퀄라이징해야 하지만, 비트선 /BLL과 센스 노드 SN1이 접속된 상태와 비트선 BLL과 센스 노드 SN2가 비접속 상태에서는 서로의 용량이 다르다. 따라서, 시각 t11에서 선택 신호 SEL2를 H 레벨로 하여, 선택 게이트 SG20을 온으로 해서, 비트선 BLL과 센스 노드 SN2가 접속된 상태로 한다. 이것에 의해 비트선 /BLL과 센스 노드 SN1이 접속된 상태와 비트선 BLL과 센스 노드 SN2가 접속된 상태에서의 용량은 동등해진다. 또, 프리차지 신호 P2는 시각 t10에서 L 레벨로 된다.
시각 t11에서 비트선 BLL과 센스 노드 SN2가 접속되면, 비트선 BLL의 전위는 다시 내부 전원 전위 VCC로 된다.
그 후, 시각 t12에서 선택 신호 SER1, SER2가 H 레벨로 됨으로써, 비트선쌍 BLR 및 /BLR과 센스 노드 SN1 및 SN2가 접속된다. 계속해서, 시각 t13에서 이퀄라이저(150)에 입력되는 프리차지 신호 P1, P2 및 이퀄라이즈 신호 EQ1이 H 레벨로 된다. 따라서, 시각 t13 이후에는 비트선쌍 BLL 및 /BLL이 VCC/2로 프리차지된다.
이상의 동작에 의해, 실시예 1에서의 반도체 기억 장치는, 선택된 폴디드 비트선쌍 중, 판독 대상으로 되는 메모리 셀이 접속되어 있지 않은 레퍼런스측의 비트선을 센스 노드로부터 분리되고, 그 전위를 VCC/2로 유지한다. 따라서, 종래의 반도체 기억 장치에서의 판독 동작에 비하여, 비트선간의 전압 응력을 완화할 수 있다. 또한, 비트선과 분리된 센스 노드의 캐패시터를 접속함으로써, 용량을 확보할 수 있다. 또, 본 발명에 따른 반도체 기억 장치는, 분리된 비트선의 전위를 VCC/2로 고정하기 위해서 새로운 전위 공급 회로의 설치를 필요로 하지 않고, 이퀄라이저에 의해 전위를 공급하는 것을 가능하게 하고 있다.
도 5에서의 동작에서는, 센스 앰프(100)가 비트선쌍 BLL 및 /BLL의 전위를 증폭한 후, 비트선 BLL과 센스 노드 SN2를 분리했지만, 센스 앰프(100)가 센스 동작을 개시하기 전에 비트선 BLL과 센스 노드 SN2를 분리하는 것도 가능하다.
도 6은 본 발명의 실시예 1에서의 반도체 기억 장치의 동작의 다른 예에 대하여 나타낸 타이밍차트이다.
도 6을 참조하면, 시각 t0에서 비트선쌍 BLR 및 /BLR과 센스 노드 SN1 및 SN2를 분리할 때에, 선택 신호 SEL2도 L 레벨로 된다. 그 결과, 선택 게이트 SG20은 오프로 되어, 레퍼런스측의 비트선 BLL과 센스 노드 SN2는 분리된다.
또한, 이퀄라이저(151)에 입력되는 프리차지 신호 P2는 항상 H 레벨로 한다. 그 결과, 센스 앰프(100)가 동작하기 전부터 비트선 BLL은 센스 노드 SN2로부터 분리되고, 또한 그 전위는 VCC/2로 고정된다.
그 밖의 동작은 도 5와 동일하기 때문에, 그 설명은 반복하지 않는다.
이상으로부터, 도 6의 동작을 실행하는 반도체 기억 장치는 센스 동작 전에 비트선 BLL을 센스 노드 SN2로부터 분리한다. 따라서, 도 6의 동작을 실행하는 반도체 기억 장치는 도 5의 동작을 실행하는 반도체 기억 장치의 효과에 부가하여, 충방전 전류의 발생을 억제할 수 있다. 그 결과, 그라운드 노이즈의 발생을 억제할 수 있다. 또한, 센스 동작시에 분리된 비트선의 전위는 VCC/2로 유지된다. 그 결과, 분리된 비트선은 쉴드선으로서 기능한다.
(실시예 2)
도 7은 본 발명의 실시예 2에서의 반도체 기억 장치내의 센스 앰프 및 그 주변 회로의 구성을 나타내는 회로도이다.
도 7을 참조하면, 도 4와 비교할 때, 실시예 2에서의 반도체 기억 장치에서는 이퀄라이저(151) 대신에 이퀄라이저(153)를, 이퀄라이저(152) 대신에 이퀄라이저(154)를 각각 설치하고 있다.
이퀄라이저(153)는 이퀄라이저(151)과 비교하면, 이퀄라이즈용의 트랜지스터 QN23을 삭제하고 있다. 또한, 이퀄라이저(154)는 이퀄라이저(152)와 비교하면, 이퀄라이즈용의 트랜지스터 QN43을 삭제하고 있다.
그 밖의 회로 구성은 실시예 1과 동일하기 때문에, 그 설명은 반복하지 않는다.
이상의 회로 구성을 갖는 반도체 기억 장치의 판독 동작에 대하여 설명한다.
또, 실시예 2에서의 반도체 기억 장치의 판독 동작에서, 도 7중의 워드선 WLn이 선택되어, 메모리 셀 MC1의 데이터가 판독되는 경우에 대하여 설명한다.
도 8은 본 발명의 실시예 2에서의 반도체 기억 장치의 동작에 대하여 나타낸 타이밍차트이다.
시각 t0∼t5까지의 동작은 도 5와 동일하기 때문에, 그 설명은 반복하지 않는다.
시각 t5에서 프리차지 신호 P2를 H 레벨로 한 후, 프리차지 신호 P2는 H 레벨을 유지한다. 한편, 시각 t4에서 L 레벨로 된 선택 신호 SEL2는 도 5에서의 시각 t11에서 H 레벨로 되는 것은 아니라, 시각 t12에서 H 레벨로 된다.
즉, 실시예 2의 반도체 기억 장치는, 워드선 WLn이 비선택으로 된 이후에 다시 비트선 BLL을 센스 노드 SN2에 접속하고, 그 전위를 VCC로 유지하는 동작은 실행하지 않는다.
이것에 의해, 실시예 2에서의 반도체 기억 장치는, 선택된 폴디드 비트선쌍 중, 판독 대상으로 되는 메모리 셀이 접속되어 있지 않은 레퍼런스측의 비트선을 센스 노드로부터 분리되고, 그 전위를 VCC/2로 유지한다. 따라서, 종래의 반도체 기억 장치에서의 판독 동작과 비교하면, 비트선간의 전압 응력을 완화할 수 있다. 또한, 비트선과 분리된 센스 노드의 캐패시터를 접속하는 것에 의해 용량을 확보할 수 있다.
도 8에서는, 센스 동작 후에 선택 신호 SEL2를 L 레벨로 했지만, 실시예 1에서의 도 6의 동작과 마찬가지로, 센스 동작 전에 선택 신호 SEL2를 L 레벨로 하는 것도 가능하다.
도 9는 본 발명의 실시예 2에서의 반도체 기억 장치의 동작의 다른 예에 대하여 나타낸 타이밍차트이다.
도 9를 참조하면, 시각 t0에서 비트선쌍 BLR 및 /BLR와 센스 노드 SN1 및 SN2를 분리할 때에, 선택 신호 SEL2도 L 레벨로 한다. 그 결과, 선택 게이트 SG20은 오프로 되어, 레퍼런스측의 비트선 BLL과 센스 노드 SN2는 분리된다.
또한, 이퀄라이저(151)에 입력되는 프리차지 신호 P2는 항상 H 레벨로 한다. 그 결과, 센스 앰프(100)가 동작하기 전부터 비트선 BLL은 센스 노드 SN2로부터 분리되고, 또한 그 전위는 VCC/2로 고정된다. 그 밖의 동작은 도 8과 동일하기 때문에, 그 설명은 반복하지 않는다.
이상으로부터, 도 9의 동작을 실행하는 반도체 기억 장치는 도 8의 동작을 실행하는 반도체 기억 장치의 효과에 부가하여, 충방전 전류의 발생을 억제할 수 있다. 그 결과, 그라운드 노이즈의 발생을 억제할 수 있다. 또한, 센스 동작시에 분리된 비트선의 전위는 VCC/2로 유지된다. 그 결과, 분리된 비트선은 쉴드선으로서 기능한다.
(실시예 3)
도 10은 본 발명의 실시예 3에서의 반도체 기억 장치내의 센스 앰프와 그 주변 회로의 구성의 구성을 나타내는 회로도이다.
도 10을 참조하면, 도 7과 비교할 때, 실시예 3에서의 반도체 기억 장치에서는 이퀄라이저(153) 대신에 이퀄라이저(155)가, 이퀄라이저(154) 대신에 이퀄라이저(156)가 각각 설치된다.
이퀄라이저(155)는 이퀄라이저(153)와 비교하면, 트랜지스터 QN21의 게이트에 입력되는 신호가 프리차지 신호 P1 대신에 선택 신호 SEL2로 되어있다. 또한, 트랜지스터 QN22의 게이트에 입력되는 신호가 프리차지 신호 P2 대신에 선택 신호 SEL1로 되어 있다.
마찬가지로 이퀄라이저(156)는 이퀄라이저(154)와 비교하면, 트랜지스터 QN41의 게이트에 입력되는 신호가 프리차지 신호 P3 대신에 선택 신호 SER2로 되어 있다. 또한, 트랜지스터 QN42의 게이트에 입력되는 신호가 프리차지 신호 P4 대신에 선택 신호 SER1로 되어 있다.
따라서, 실시예 3의 반도체 기억 장치에서는 배선 개수를 억제할 수 있다.
그 밖의 회로 구성은 도 7과 동일하기 때문에, 그 설명은 반복하지 않는다.
이상의 회로 구성을 갖는 반도체 기억 장치의 판독 동작에 대하여 설명한다.
또, 실시예 3에서의 반도체 기억 장치의 판독 동작에서, 도 10중의 워드선 WLn이 선택되어, 메모리 셀 MC1의 데이터가 판독되는 경우에 대하여 설명한다.
도 11은 실시예 3에서의 반도체 기억 장치의 판독 동작에 대하여 나타낸 타이밍차트이다.
도 8과 비교하면, 시각 t0∼시각 t4까지의 동작은 실시예 2의 반도체 기억 장치의 판독 동작과 동일하다. 단, 선택 신호 SER1, SER2가 L 레벨로 되었을 때,비트선 /BLR 및 BLR은 모두 VCC/2의 전위로 플로팅된다.
시각 t4에서 선택 신호 SEL2가 L 레벨로 되면, 선택 게이트 SG20이 오프되고, 또한 트랜지스터 QN21이 오프된다. 따라서, 비트선 /BLL은 플로팅 상태로 되어, 비트선 BLL은 센스 노드 SN2와 분리되고, 또한 그 전위는 VCC/2로 유지된다.
또한, 시각 t12에서 선택 신호 SEL2가 온되면, 비트선 BLL은 센스 노드 SN2와 접속되고, 또한 트랜지스터 QN21이 온되며, 비트선 /BLL의 전위는 VCC/2로 프리차지된다.
그 밖의 동작은 도 8과 동일하기 때문에, 그 설명은 반복하지 않는다.
도 11에서는 센스 동작 후에 선택 신호 SEL2를 L 레벨로 했지만, 실시예 2에서의 도 9의 동작과 마찬가지로, 센스 동작 전에 선택 신호 SEL2를 L 레벨로 하는 것도 가능하다.
도 12는 본 발명의 실시예 3에서의 반도체 기억 장치의 동작의 다른 예에 대하여 나타낸 타이밍차트이다.
도 12를 참조하면, 시각 t0에서 비트선쌍 BLR 및 /BLR과 센스 노드 SN1 및 SN2를 분리할 때에, 선택 신호 SEL2도 L 레벨로 한다. 그 결과, 선택 게이트 SG20은 오프로 되어, 레퍼런스측의 비트선 BLL과 센스 노드 SN2는 분리된다.
이 때, 동시에 트랜지스터 QN21이 오프로 된다. 그 결과, 센스 앰프(100)가 동작하기 전부터 비트선 BLL은 센스 노드 SN2로부터 분리되고, 또한 그 전위는 VCC/2로 고정된다. 그 밖의 동작은 도 8과 동일하기 때문에, 그 설명은 반복하지 않는다.
(실시예 4)
도 13은 본 발명의 실시예 4에서의 반도체 기억 장치내의 센스 앰프와 그 주변 회로의 구성을 나타내는 회로도이다.
도 13을 참조하면, 도 4와 비교할 때, 캐패시터 C10은 센스 노드 SN1와 VCC/2의 전위 노드에 접속된다. 또한, 캐패시터 C20은 센스 노드 SN2와 VCC/2의 전위 노드에 접속된다. 그 밖의 구성은 실시예 1에서의 도 4의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다.
이상의 구성에 의해, 센스 노드에 부하가 걸리는 캐패시터의 대향 전극을 VCC/2로 함으로써 센스 동작시의 밸런스가 양호해진다.
또, 실시예 2 및 실시예 3의 반도체 기억 장치에서도 캐패시터 C10 및 C20을 설치 전위 GND 노드에 접속하는 대신에 VCC/2의 전위 노드에 접속함으로써, 마찬가지의 효과를 얻을 수 있다.
(실시예 5)
도 14는 실시예 5에서의 반도체 기억 장치내의 센스 앰프와 그 주변 회로의 구성을 나타내는 회로도이다.
도 14를 참조하면, 도 4와 비교할 때, 새롭게 쉴드선 SL1, SL2가 설치되어 있다.
쉴드선 SL1, SL2는 비트선쌍 BLL 및 /BLL에 병행하게 배열되고, 그 사이에 센스 앰프(100)를 개재하도록 배열되어 있다.
쉴드선 SL1, SL2는 각각 VCC/2의 전위 노드에 접속되어 있다. 따라서, 쉴드선 SL1, SL2의 전위는 각각 VCC/2로 유지되어 있다.
이상의 구성에 의해, 센스 노드 SN1 및 SN2로의 선간 노이즈의 전파를 방지할 수 있다.
그 결과, 보다 정확한 센스 동작을 실행할 수 있다.
또, 실시예 2 및 실시예 3의 반도체 기억 장치에서도 쉴드선 SL1 및 SL2를 실시예 5와 마찬가지로 배치함으로써, 마찬가지의 효과를 얻을 수 있다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 해석되어야 할 것이다. 본 발명의 범위는 상술한 실시예가 아니라 특허청구범위에 의해서 결정되고, 특허청구범위와 균등의 의미 및 그 범위내에서의 모든 변경이 포함되는 것을 의도하는 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 메모리 셀의 전하 유지 능력의 저하를 억제할 수 있고, 오동작을 방지할 수 있는 센스 앰프를 구비한 반도체 기억 장치를 얻을 수 있다.

Claims (3)

  1. 폴디드 비트선쌍(folded bit-line pair)을 구성하는 제 1 및 제 2 비트선과,
    상기 제 2 비트선에 접속된 메모리 셀과,
    상기 제 1 및 제 2 비트선에 접속되고, 상기 제 1 및 제 2 비트선을 프리차지하는 이퀄라이저와,
    제 1 및 제 2 센스 노드와,
    상기 제 1 및 제 2 센스 노드에 접속된 센스 앰프와,
    상기 제 1 비트선과 상기 제 1 센스 노드 사이에 접속된 제 1 스위치 회로와,
    상기 제 2 비트선과 상기 제 2 센스 노드 사이에 접속된 제 2 스위치 회로와,
    상기 이퀄라이저와 상기 제 1 및 제 2 스위치 회로를 제어하는 제어 회로
    를 구비하되,
    상기 이퀄라이저는,
    상기 제 1 비트선에 소정의 전위를 공급하는 제 1 전원 공급 회로와,
    상기 제 2 비트선에 상기 소정의 전위를 공급하는 제 2 전위 공급 회로를 포함하며,
    상기 제어 회로는, 상기 이퀄라이저가 상기 제 1 및 제 2 비트선을 프리차지한 후, 상기 센스 앰프가 동작을 종료할 때까지의 기간 동안에, 상기 제 2 스위치회로를 온으로 한 채로 상기 제 1 스위치 회로를 오프로 하고, 상기 제 1 비트선에 상기 소정의 전위를 공급하도록 상기 제 1 전위 공급 회로를 제어하는
    반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전위 공급 회로는 전위 노드와 상기 제 1 비트선 사이에 접속되는 제 1 트랜지스터를 포함하고,
    상기 제 2 전위 공급 회로는 상기 전위 노드와 상기 제 2 비트선 사이에 접속되는 제 2 트랜지스터를 포함하며,
    상기 제어 회로는 상기 제 1 트랜지스터의 게이트로 제 1 제어 신호를 출력하고, 상기 제 2 트랜지스터의 게이트로 제 2 제어 신호를 출력하는
    반도체 기억 장치.
  3. 제 2 항에 있어서,
    상기 제 1 스위치 회로는 상기 제 2 제어 신호를 그의 게이트에서 수신하는 제 3 트랜지스터를 포함하고,
    상기 제 2 스위치 회로는 상기 제 1 제어 신호를 그의 게이트에서 수신하는 제 4 트랜지스터를 포함하는
    반도체 기억 장치.
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