TW561494B

TW561494B - Semiconductor memory device

Info

Publication number: TW561494B
Application number: TW091114154A
Authority: TW
Inventors: Yoshito Nakaoka
Original assignee: Mitsubishi Electric Corp
Priority date: 2001-12-27
Filing date: 2002-06-27
Publication date: 2003-11-11
Also published as: CN1428784A; KR20030057273A; DE10234123A1; JP2003196982A; US6504776B1

Description

561494

發明詳纟【技術領域】記憶裝置；更詳言之，係關於返折記憶裝置。本發明係關於半導體位元線配置式的半導體【背景技術說明】圖15係顯示習知返折式位元線式半導體記憶裝置之記憶早兀陣列與其週邊電路構造的概略方塊圖。

記憶單元陣列30係包含複數個區塊副〜Mn。各區塊待 =別包^有：複數條返折位元線配對BL與/队、複數條字綠及複數個記憶單元Mc。複數個感測放大器（sense amp 1 1 f 1 er) 1 〇〇係各自分別連接於二個返折位元配l 與/BL上。、麥照圖1 5所#，在返折位元線式半導體記憶裝置中，各感測放大器100係連接二個返折位元線配對BL與斤乙。因此便了將半導體5己憶裝置内部的感測放大器數量較習知技術削減約一半。

針對圖1 5的半導體記憶裝置之讀出動作進行說明。。在圖1 5中，當選擇區塊Βκ}之情況時，便選擇所選擇到 ^塊BK1區域内的複數條返折位元線配對BL#/BL。在此若著眼於圖1 5内的區域3 〇 1的話，區域3 〇 i内的感測放大器 100將選擇區塊BK1側的返折位元線配對BLL與/bll，並切離區塊BK2側的返折位元線配對BLR與/blr。其他的感測放大器100亦選擇區塊BK1側的返折位元線配對bl與/BL，並切離區塊BK2側區塊ΒΚ0側的返折位元線配對與/BL。

561494 五、發明說明（2) 藉由以上的動作，在選擇區塊β K 1内的複數條返折位元線配對B L與/ B L之後，藉由列解碼器（r 〇 w d e c 〇 d e r )選擇區塊BK1内未圖示的任意字線WL，並選擇構成此結果讀出動作對象之未圖示的複數記憶單元MC。被選擇到複數記憶單元MC的資料係由所對應返折位元線BL或/bl進行讀出，並藉由感測放大器1 0 0保持於返折位元線配對BL與/BL中。利用接感測放大器1 00所保持的資料，藉由依序變更行位址，而連續輸出於未圖示的資料輸出入線丨〇與/丨〇中。此種將所選擇字線所對應複數記憶單元之資料連續輸出的方法，稱之為整頁模式存取。圖16係所示圖15中之區域301内之構造的電路圖。參照圖1 6，感測放大器1 〇〇係可將經放大的電位利用於直接再寫入的正反器（f 1 i p f 10 p)型。感測放大器丨〇〇係包含有：P通道MOS電晶體QP1〜QP3、及n通道MOS電晶體QN1〜 QN3。位元線配對BLL與/BLL分別連接於複數記憶單元MC。在 =元線配對BLL與/BLL之間連接著等化器（equalizer)15。等化器15包含有N通道MOS電晶體QN4〜QN6。等化器15在當接收到激活N通道Μ 0 S電晶體Q N 4〜Q N 6之閘極的等化信號 BLEQL時便產生動作，而將位元線配對BL與/6]1預充電至 VCC/2 。感測放大器1 0 0與位元線配對B L L與/ B L L間經由選擇閘 SG1而連接。選擇閘SG1係包含有N通道m〇S電晶體QN7與 QN8。電晶體QN7係連接於位元線/bll與感測放大器SA内的

C:\2D-C0DE\91-09\91114154.ptd 第6頁 561494

感測節點SN2之間。電晶體QN7與QN8由其閘極接受選擇作號SEL 。 ° 位元線配對BLR與/BLR係分別連接複數個記憶單元κ。在位元線配對BLR與/BLR之間連接著等化器16。等化哭16 的電路構造如同等化器15。其中，對等化器16内之各電晶體閘極輸入等化信號BLEQR。

感測放大器100、及位元線配對BLR與/BLR係透過選擇閘 SG2而連接著。選擇閘SG2係包含有N通道M〇s電晶體QN9與 QN10。電晶體QN9係連接於位元線/BLR與感測放大器sa/内的感測節點SN1之間。電晶體帅10係連接於位元線BLR與感測放大器SA内的感測節點SN2之間。電晶體qN9與⑽丨〇由其閘極接受選擇信號SER。 ~ ’、針對具有以上電路構造的半導體記憶裝置之讀出動作進行說明。圖1 7所示係相關習知半導體記憶裝置之整頁模式存取的讀出動作時序圖。圖1 7中所示係針對當選擇圖丨6之位元線配對BL]L 與/bu 之情況時的動作進行說明。參照圖丨7所示。在時間t 〇前，因為等化器激活信號BLEQL，BLEQR均處於η位準，因此位元線配對BLL與/BLL、及BLR與/BLR均被預充電至vcc/2。若在時間t0選擇圖1 5所示區塊BK 1的話，在連接於區域 3 0 1之感測放大器1 〇〇上的二個位元線配對中，便選擇位元線配對BLL與/BLL。藉此，選擇信號SEL維持Η位準，而選擇信號SER則呈L位準。藉此選擇閘SG2内的電晶體QN9與

561494

第8頁 561494 丨丨五、發明說明（5)

持於接地電位GND 現今，半導體記憶裝置要求更细引發起半導體記憶裝置之記二酼此細微化，將兀間的干涉現象，而將造成記憶仅配線與記憶單問題。特別係在以屬於整頁模式 _ :保持機能降低的特徵之SDRAM中，於讀出動作之"护子，之一種的叢訊輸出為保持於内部電源電位vcc與接地^立^立70線配對電位差變長。所以，若隨加工細微化， :之是的期間予以間内含著漏電流路徑的話，便二=線與記憶單元之荷保持能力。㈣明顯的降低記憶單元之電圖1 8係說明習知半導體記憶能力降低的模式圖。之°己早元電荷儲存參照圖18所示，將記憶單，單侧與MC2。之儲存節；構作對象準。此外，記憶單元MC1與MC2均保7句叹疋為L位憶單元MC3與MC4均保持著L位準的資料準的貧料，記，時’若選擇字線WLn的話’位元線…州 =4 m線BLn+i的電位則將維持在H位準維卜，位疋線/BLn的電位將維持在[位準。此位則將維持在Η位準。位兀線BLn的電結果，保持利位準資料的記憶單元的位元線/BU之間，將產生既定期間中的較㈡L位準所以’若在記憶單元MC1中存在漏電 '力。憶單元陣列MCI處便將雷荇-生 .^ 1的5舌，在記处便將電何4失。記憶單元MC2亦如同記憶第9頁 C:\2D-CODE\91-O9\91114154.ptd 561494 五、發明說明（6) 單元MCI的情況，在記愴既定期間中的較高電壓應兀。鉍位元線/BLn之間將產生存在漏電流路徑R2的每％\ 。所以’若在記憶單元MC2中消失。 …在記憶單元陣列Μπ處便將電荷吕己憶單元MC4亦相同，因』九之間將施加較高電壓痛 ”、、记丨思單元與位元線βΕη 話，記憶單元陣列MC4 ,存在漏電流路徑R4的由以上的結果，在整电何便將功失。元線配對中施加長時5較的讀出動作中，隨在位記憶單元的儲存電荷消失了 1 U力的原因，而將引發起此外，隨近年半導體記邊限韵傾向。心4置的低電塵化，有降低讀出圖1 9A係說明當記憶單元Mc中 + 時’感測放大器動作動作的模式圖、者L位準資料的情況說明當記憶單元MC中保持位。:外，圖1 9B所示係大器100動作動作的模式圖。旱貝科的情況時，感測放如圖19A所示，於記憶單元κ ☆ 時，將連接著記憶單元MC(以下稱；料之情況「參考〇 μ Λ% Λ於記憶單规（以下稱丨大器SA内的電晶體上=”BLa。另外，將感測放爯者，二二源極間電壓設定為。之产言日广二：示，於記憶單元肊中保持著Η位準資料側的位元線設定為位二Lb ?為位元線/BLb ’將參考马位疋線BLb。另外，將感測放大器100内第10頁 C:\2D-CODE\91-O9\91114154.ptd 561494

561494 五、發明說明（8) 為内部電源電.VCC，而堯土 ^ 地電位GND。肉乡考側位元線/BLb將被放大為接將較讀出Η位準資料#的^彳匕項出L位準資料的讀出邊限，資料讀出動作，、將受到^地限更為嚴苛。此外，L位準的圖21俜說明f+砧# 、也亦隹汛（ground noise)的影響。對地雜訊對讀出動作之影響的模式圖。線WLn之複數個圮。擇二子線WLn的情況時’在連接於字著L位準資料，Γ Γ ^ f 則巾’僅記憶單元則保持士 ' ’、 5己憶單元MC則保持著η位準的資料。放大日二。如動圖：所示二在讀出Η位準資料之情況時的感測 ^ fy 2 Ά ^ ，將較讀出L位準資料之情況時的感測放大 ^ = 1 、结果，在圖21中，因為多數感測放大器將。貝出位準的貢料，因此將產生較大的放電電流，並使接地電位將轉成對地雜編DN。 « ，果+，t買出記憶單臟7中所保存f料的感測放大器 ’若尚未開始動作的話’如圖19A所示感測放大器1〇〇内的電晶體QN1之閘極源極電位““將變得更小。甚至於將產生L位準的資料反轉為H位準的資料之現象發生。圖22係顯示在讀出圖21所示記憶單元K6資料的讀出動作時’資料反轉之情況時的時序圖。蒼照圖22所示，位元線配對與/BLa的時序圖，係顯示針對記憶單元MC6的感測放大器1 〇〇動作。此外，位元線配對BLb與/BLb的時序圖，係顯示針對除記憶單元!^6以外

561494

五、發明說明（9)

之其他記憶單元MC的感測放大器1 0 〇動作。當除記憶單元 M C 6以外之其他記憶單元的感測放大器1 〇〇讀出動作，從時間11 5開始的情況時，便將產生較大的充放電電流。結果，便將產生對地雜訊GNDN。當在產生對地雜訊GNDN之後^才開始感測放大器1 〇〇對記憶單元MC6的讀出動作之情況時，若對地雜訊GNDN對感測放大器1 〇〇内的電晶體qN1與 Q N 2均產生相同影響的話則無問題。但是，在感測放大器 1 〇〇動作之鈾，讀出側的位元線/ B L a的電位將低於參考側的位元線B L a電位。因此電晶體q n 1的閘極源極電位將大於電晶體QN2的閘極源極電位。所以，對地雜訊GNDN的傳播將在讀出位元線/BLa大於參考側位元線BLa。結果，因為保存於5己憶單元MC6中的資料將為l位準，因此可能隨對地雜汛GNDN的影響而引起資料反轉，且感測放大器丨〇〇將使 Z憶單tlMC6的資料變成η位準，並放大位元線配對BLa與 / B L a白勺電位^差。此外’若隨對地雜訊的影響而使閘極源極電位Vgs變小的治’感測動作將明顯的降低，而使感測放大器内部的正反裔不穩定。此時，若將位元線與資料輸出入線予以連接的活’位7L線的電位將被拉提至資料輸出入線的電位。結丨· 果’將可能引起資料破壞。以上’雖針對對地雜訊進行說明，但是除此之外，來自，憶單元的讀出時電荷量差、或製造時的感測放大器誤差，之影響亦不可忽視。在讀出時，從記憶單元讀出的電荷里差、或製造程序誤差，將在差動放大的速度上產生誤

C:\2D-CODE\91-09\911M154.ptd 第13頁 561494 五、發明說明（10) --- 差二差動放大的速度差將形成對地雜訊或線間雜訊，而降低感測放大器的動作邊限。圖2 3係顯示圖1 5所示記憶單元陣列其中一部份的方塊圖。 < =照圖23所示，在各位元線配對BL與/]8[間存在配線間電谷Cbl。此外，在感測放大器丨〇〇之感測節點別間，亦存在配線間電容Csa。該等配線間電容Cbl與Csa係將隨感測放大器動作時的放大速度差異而所產生的線間雜訊，傳播給各位元線配對BL與/BL，及各感測放大器10〇。結果，經傳播的線間雜訊便將對感測放大器丨〇〇的動作邊限產生影 /由以上的理由，在為確保感測放大器的動作邊限，便必須降低影響及感測動作的對地雜訊及線間雜訊。以在封閉感測式感測放大器之讀出動作時，降低位元線間雜Λ為目的之半導體記憶裝置，有如曰本專利特開平〕一 101/60號公報中所揭示。但是，因為封閉式本身對於地雜訊或線間雜訊便較敏感，因此在封閉式中，邊限亦將隨之降低。、【發明概要】 f鑑於斯，本發明之目的在於提供一種具備有可抑制記憶單兀之電荷保持能力的降低，並可防止失誤放大器的半導體記憶裝置。作之感測一緣是’本發明之半導體記憶裝置係包含有：構成兀線配對的第一及第二位元線、記憶單元、等化器、第-

C:\2D-C0DE\91-09\9lll4154.ptd 第14頁 561494

五、發明說明（11) 節.點、感測放大器、第一開關電電路以及控制電路。記憶單元係連接乐：開關化器係連接於第-及第二位元線，且對第广線。等進行預充電。“i放大器係連接於第一：第及元線第二開關電路係連接於第二位元線與第二之間。控制電路係控制著等化器與第二供應電路第即φ之間。電路係將既定電位提供給第一位元線。應 !將既”位提供給第二位元線。控制路弟及弟一位元線進行預充電之德，$，丨、匕夯對作之間，❸在使第二開關電路呈導通狀;4放動關電路’並將既定電位供應給第一位元線^:-開第一電位供應電路。式’控制著一：好控制電路係在感測放大器開始動作之後定1%間後起’便控制荖笛攸A過既路。便技制者弟一開關電路與第一電位供應電藉此便可降低構成返折位岭力。所"減少讀出徑所引發的記憶單=⑸之另外，利用讀：動作時，：：：：位二：降低對地雜訊。所分離出的第-位元線1 =電位供應給從感測放大器 shield llne)的機Γ因Γ Γ線便具有屏蔽線（以上結果，本發明之：二便止線間雜訊的傳播。牛¥ m A fe裝置便可正確的執行讀

C:\2D-C0DE\91-09\91114154.ptd 第15頁 561494 —— 五、發明說明（12) 出動作，並可防止感測放大 — 或好控制電路係、在巧块動作。開關電路與第—電位iC作之前，便控制著第一，此第-位元線在感測動作開大：。目此可更加抑制充放 H ’便切離開感測放 &最好半導體記憶裝置係包'生。谷二件。衣第—感测節點的電感測節點亦將確保著電：。：：線：：離的情況下，第最好第-電位供應電路:：：訊：影響供應電路係包含第二電晶體。】電晶體，而第二電位點與第-位元線之間。曰體係連接於電位節第二位元線之間。控制電路係連接於電位節號。電一的閑極輪出第二控制信 ^便可分別使等化器内的第生動作。戶斤以’當將各自的電位供庫：電位供應電路產位便無須新配置電線與第二弟一開關電路係包含有第三電晶 I電路。包含有第四電晶體。第三電晶體：“=第二開關電路係信號。第四電晶體係由其 /、3極接受第二控制藉此便可減少記憶單元J 言號。最好半導體記憶裝置更包含有條數二返折位元線配對而設置，並連 i Ί °屏蔽線係平行於電位郎點且維持著既定

0:\20-0)〇Ε\91-09\91114154.ρΐά 第16頁 561494

猎此，便可防止隨線間電衮產 ,^ 谷所座生雜訊的傳播。亓綠w 夏在視出動作時，參考側的位兀、、泉將切離感測節點，且將1雷位大翻从^ ^ y肝具電位固定於VCC/2。當在放人動作之後，將蒼考側的饭亓綠極π〆凡、，果切離感測節點之情況時，、義和非選擇記憶單元與位元線便可防止記憶單元的電荷保持能力 u應力當在感測動作後，將參考側況時，除具有緩和電1應力2 = 線切離感測節點之情具有防止位元線間雜訊傳播、^外’尚有參考側位元線防止感測放大器的失誤動作之屏蔽線的機能。結果，便可流，因此可降低GND雜訊。择此外，因為降低充放電電 r動作。、σ果便可防止感測放大器的失以上結果，可提供—種具持能力的降低，且可防止失&有可抑制記憶單元之電荷保記憶裝置。味動作的感測放大器之半導體一較佳實施形態之說明】的部\參照圖式進行詳細說明。 °分’便賦予相同編號，且不以下，針對本發明實施形綠另，在圖中就相同或相當 w 再重複說明。 $ ί實施形態圖1係顯示本發明音# 知π只知形態造概略方塊圖。半導體記憶裝置的整體構蒼照圖1所示，丰莫w 略裝置1係包含有：接收屬

C；\2D-C0DE\91-09\9]114154.ptd 第17貢千冷體積體電 561494 五、發明說明（14) 於行位址選通信號/CAS、或列位 ^ 致能信號/WE、或耠+ ^ > σ 止&通信號/RAS、或寫入端子12 ;授受輪出入資料^然數）的位址輸入端子1 4。 1 ·自然數）的資料輸入半導體積體電路裝置i 陣列30、位址緩衝器35、列解碼有哭^電路20、記憶單元放大器電路50、輪出入電路6〇、：入二；：碼器45、感測緩衝器7 5。、’友衝益7 0、以及輸出控制電路20係響應輸入信號’而控制著半導體積體輸的^ 記憶單元陣列30具有行列狀配^的正體動作。單元的各列上配置著宝娩二的複數d fe早元。記憶元線。各記憶單元Π:配=單元的各行上配置著位處。另，位元線係置於字線與位元線的交叉點位址緩衝器35係將從外部線配對。> β 供應給列解碼器4〇盘行解^ $入的位址信f虎’選擇性的位址緩衝器35所供應解碼器40係響應著從線中的-條。行解_5 ^從條字 ==;器；:5::::1 复；條返折字線配對… 折位元線配對設置—個。2複數感測放f器。二個返間所產生的電位差予以：：放大器，並將返折位元線配對輸出入電路60係將行解碼器45所選擇到的返折位元線配第18頁 C:\2D-C0DE\91-09\91114154.ptd 561494

對之電位位準，供應、认所供應的電位位準％、、、5輸出緩衝器7 5。輸出緩衝器7 5係將輸出於外部。輪入p 乂放大’並當作輸出資料D Q1〜D Q i而〜DQi時，便將輪入爰&衝杰70係當從外部輸入輸入資料DQ1 60係接受經放大的貝料〜DQi予以放大。輸出入電路所選擇到的位亓妗别入貢料DQ1〜DQi，而對經行解碼器45 圖2係顯示圖2中之/二應著輸入資料DQ1〜DQi。細方塊圖。。己彳思單元陣列與感測放大器之構造詳參照圖2所示，# a 列區塊ΒΚ0〜BKn所播几陣列30係由複數個記憶單元陣行解碼器45而並列2：：記憶單元陣列區塊ΒΚ〇〜ΒΚη係於有··複數條返折Λ\λ。上記憶單元陣列區塊係包含 WT , 70線配對BL與/BL、複數條字線WL0〜 WLnU:自然數）、以及複數記憶單元。 *圖1之感測放大器電路50係由圖2所示的複數感測放大器 :SA0/〜SAn+Ι所構成。各感測放大器帶與各記憶單元陣列區塊係交互排列著。各感測放大器帶係包含有複數感測放大器1 0 0。各記憶單元陣列區塊ΒΚη内的返折位元線配對BL與/BL，係包含有：連接於感測放大器帶SAn内的感測放大器1 〇〇上之位元線配對BLR與/BLR，以及連接於感測放大器帶SAn + 1 内之感測放大器1 00上之返折位元線配對BLL與/BLL。返折位元線配對BLR與/BLR及返折位元線配對BLL與/BLL係並歹》J 於列解碼器4 0且交互排列著。各感測放大器1 0 0係連接著位元線配對BLR與/BLR、及位元線配對BLL與/BLL。

C:\2D-C0DE\91-09\91114154.ptd 第19頁 561494

再者，字線WLO〜WLn係並列於行解碼器45而排列“ 記憶單元MC係排列於各位元線配對BL ^/Bl 者。元線與各字線的交叉點處。〃/BL之其中一位圖3所示係圖1中感測放大器電路與輸出入電細方塊圖。的構造詳參照圖3所示，輸出入電路6〇係包含有：複數個 6 1 、鈾置放大(p r e a m p 1 i f j e r ) 6 2 、以及資料問士甲 g ^。尸、丨丨卜J頌電路記憶單兀陣列3 0内的複數感測放大器丨〇〇係透過所的行選擇閘6 1，而連接於資料輸出入線配對丨〇與/丨〇。二選擇閘6 1係當選擇到所對應的行選擇線CSL之情況時，$ 將感測放大器1 0 〇與資料輸出入線配對I 〇與/ I 〇予以連接。削置放大為6 2係連接於資料輸出入線配對I 〇與/ I 〇。前置放大器62係接收Η位準的前置放大器激活信號PAE，而將資料輸出入線配對I 〇與/ I 〇的電位差予以放大，並當作資料信號DQi而輸出。資料閃鎖電路63係當資料閃鎖信號rdl 為L位準之時，便取入從前置放大器62所輸出的資料信號 DQi。此外，前置放大器激活信號PAE與資料問鎖信號RDl 係從控制電路20輸出。輸出緩衝器75係輸出對應於資料線配對DB與/DB狀態的資料信號DQi。圖4所示係圖2中區域9 0之細部電路圖。

參照圖4，感測放大器1 〇〇係可將經放大的電位利用於直接再寫入的正反器型。感測放大器丨〇〇係包含有：p通道M〇s 電晶體QP1〜QP3、及N通道M0S電晶體QN1〜QN3。P通道M0S

C:\2D-CODE\9l.09\91114154.ptd 561494

561494 五、發明說明（18) 號SEL1與SEL2係從控制電路20所輸出。感測放大器1〇〇係透過感測節點SN1而連接於選擇閘SG1〇，並透過感測節點 SN2而連接於選擇閘SG20。位元線配對B L R與/ B L R亦如同位元線配對β l l與/ B L L，分別連接著複數記憶單元MC。在位元線配對brl盥/BRL之間連接著等化器152。等化器152包含有Ν通道M〇s電晶體QN41 〜QN43。電晶體QN4 1係供將位元線配對/BLR預充電至 VCC/2用的電晶體，並連接於vcc/2電位節點與位元線/blr 之間。在電晶體QN41之閘極中輸入預充電信號p3。電晶體 QN42係供將位元線配對BLR與/BLR予以等化的電晶體，並連接於位tl線配對BLR與/BLR之間。在電晶體训43之閘極中輸入等化信號EQ2。預充電信號p3, p4與等化信號叫2係從控制電路20中輸出。 μ 選擇閘SG30係連接於感測節點SNi與位元線配對/BLR之間。選擇閘SG30係由N通道MOS電晶體QN51所構成，且在其閘極中輸入選擇信號SER1。此外，選擇閘％4〇係連接於感測節點SN2與位元線配對Blr之間。選擇閘％4〇係由N通道 MOS電晶體QN52所構成，且在其閘極中輸入選擇信號 SER2 °選擇信號SER1與SER2係從控制電路20所輸出。感測節點SN1連接電容器C10。電容器cl〇的另一端連接於接地電位GND的節點。此外，感測節點SN2上連接著電容裔C20。電容器C20的另一端連接於接地電位GND的節點。針對具有以上電路構造的半導體記憶裝置之讀出動作進行說明。 561494 五、發明說明（19) 圖5所示係相關本發明實施形態1之半導體記憶裝置動作的時序圖。針對選擇圖4中的字線WLn，並讀出記憶單元MC1資料的情況進行說明。參照圖5所示。在時間10前，選擇閘SG1 0 〜SG40所輸入的選擇信號SELl，SEL2, SERI, SER2均為Η位準。所以’選擇閘S G1 0〜S G 4 0全被導通。結果，感測節點 S Ν1便與位元線/ B L L及位元線/ B L R相連接，而感測節點s Ν 2 則與位元線B L L及位元線B L R相連接。此時因為輸入於等化器151中的預充電信號Pl，Ρ2、及等化信號EQ1均為Η位準，因此位元線配對BLL與/BLL便被預充電至VCC/2。同樣的，着. 輸入於等化器1 52中的預充電信號Ρ3, Ρ4、及等化信號EQ2 均為Η位準’因此位元線配對B L R與/ B L R便被預充電至 VCC/2 。在時間tO，選擇信號SER1，SER2將為L位準。所以，選擇閘SG30與SG40便呈導通。結果，位元線配對BLR與/BLR便與感測放大器1 〇〇呈非連接。相對於此，位元線配對BLL與 /BLL則仍維持著連接於感測放大器丨〇〇的狀態。在時間tl ，輸入於等化器151中的預充電信號ρι，ρ2與等化信號EQ1全為L位準。藉此位元線配對BLL與/BLL便將呈浮動狀態。相對於此，輸入於等化器丨52中的預充電信號 P3, P4與等化信號EQ2將全部維持Η位準。結果，位元蝮配對BLR與/BLR將維持VCC/W電位。 $ 接著’在時間t2，選擇字線WLn。此時，記憶單元亂1内的存取電晶體TR將被導通，而記憶單元MC1中所保持的L位

C:\2D-CODE\91-O9\91114154.ptd 第23頁 561494 五、發明說明（20) 果，位元線/BLL電位準資料將被讀出於位元線/BLL中便將從VCC/2僅下降△ V。接著，在時間13，將感測激活信號S E N與/ S E N予以激活。結果，感測放大器1 0 0便開始感測動作，將位元線 /BLL電位放大至接地電位GND，並將位元線BLL的電位放大至内部電源電位vcc。在感測放大器1〇〇將位元線配對BLL 與/ B L L的電位予以放大之後，再維持其電位。在感測放大器1 00完成位元線配對BLL與/BLL電位的放大之後’且經過既定期間的時間14，輸入於選擇閘s G 2 0中的選擇信號SEL2將呈L位準。所以，選擇閘SG20便被導通，而位元線配對BLL與感測節點SN2將被切離開。結果，被切離開感測放大器1 0 0的位元線B L L電位，便將呈内部電源電位VCC的浮動。反之，感測節點SN2則仍維持在内部電源電位VCC。所以便可執行讀出動作。此時，因為感測節點SN2 切離開位元線BLL，因此電容將變小，雖可能對如對地雜訊或線間雜訊之類的雜訊較為敏感，但是因為感測節點 SN2連接著電容器C20，因此感測節點SN2便可保持著可承受雜訊的電容。接著，在時間15，輸入於等化器丨5 !中的複數信號之中1將預充電信號P2設為Η位準。結果，電晶體QN22便將被導通，並將VCC/2電位提供給位元線BlL。所以，位元線 BLL便具有屏蔽線的機能，可防止隨配線間電容的間雜訊之傳播。、在位兀線BLL維持著VCC/2電位之時間t6，選擇所對應的

__

第24頁 C:\2D-CODE\91-O9\9lll4154.ptd 561494

擇線CSL °結果’所對應的行選擇閘6 }便將被導通，將感測節點^1與別2、及資料輸出入線配對⑺與/⑺予以連接。資料輸出入線配對1〇與/1〇將被箝制於内部電源電位VCC ’感測節點SN1的L位準電位將被當作資料輸出入線 I 0與/ I 0的振幅而被讀出。接著，在時間t7，將激活前置放大器信號PAE，且前置放大裔6 2將放大貢料輸出入線丨〇與/丨〇的振幅差。然後，貝，閂鎖信號RDL將呈L位準，且資料閂鎖電路63將前置放大為6 2的輸出信號予以閂鎖。在時間18，當資料閂鎖信號 RDL變成Η位準之時，資料閃鎖電路63便將資料信號DQi輪出給資料線配對DB與/DB。主放大器64則對應於資料線配對DB與/DB的狀態，而輸出[位準的資料信號㈧^。 ρ再度著眼於位元線配對BLL與/BLL，雖在字線WLn變成非選擇的時間t9以後，必須再度將位元線配對BLL與/]&1^等化=VCC/2，但是，在位元線/BLL與感測節點SN1相連接的狀態下，及在位元線BLL與感測節點SN2呈非連接的狀態下，相互間的電容將互異。所以，在時間tl i中，將選u擇信號SEL2設定為Η位準，並將選擇閘SG2〇設定為導通，並使位元線BLL與感測節點SN2呈連接狀態。藉此便使位元線 / B L L與感測郎點S N1相連接的狀態下的電容，及位元線b [ l 與感測節點S N 2相連接的狀態下的電容變成相等。另外，預充電信號P 2在時間11 〇將呈L位準。當在時間111，將位元線配對blL與感測節點SN2予以連接的話，位元線BLL電位將再度變為内部電源電位¥(：(：。

C:\2D-C0DE\91-09\91114154.ptd 第25頁 561494 五、發明說明（22) 然後，在時間tl2，利用選擇信號SER1，SER2變為Η位準，而使位元線配對BLR與/BLR、及感測節點SN1與SN2相連接。接著，在時間11 3，輸入於等化器1 5 0中的預充電信號P 1，P 2、及等化信號E Q1將變成Η位準。所以，在時間七1 3 以後，位元線配對BLL與/BLL將被預充電至VCC/2。藉由以上的動作，實施形態1的半導體記憶裝置，在被适擇到的返折位元線配對之中，構成讀出對象之記憶單元所未連接的參考側位元線，將切離開感測節點，且其電位將維持在VCC/2。所以，相較於習知半導體記憶裝置的讀出動作之下，便可緩和位元線間的電壓應力。此外，藉由將位元線與經切離開感測節點SN的電容器予以連接，便可確保電容。另外，本發明之半導體記憶裝置，因為將經切離開的位元線電位固定於VCC/2，因此不需要新設置電位供應電路，便可利用等化器供應電位。在圖5的動作中，雖在感測放大器;i 〇〇將位元線配對BU 與/BLL的電位予以放大之後，才將位元線BLL與感測節點 SN2切離開，但是亦可在感測放大器丨〇〇開始感測動作之前，便將位元線BLL與感測節點SN2予以切離開。圖6所不係本發明實施形態1之半導體記憶裝置動作另一例的時序圖。參照圖6所示，在時間t〇，當位元線配對BLR與/BLR、切離開感測節點SN1與SN2時，選擇信號SEL2亦將呈L位準。結果，選擇閘SG20變成戴止，而參考側的位元線虬[將切離開感測節點SN2。

561494 五、發明說明（23) 再者，輸入於等化器1 5 1中的預充電信號p2，將經常設疋為Η位準。結果’從感測放大器1 Q 〇動作之前起，位元線 BLL便將切離開感測節點SN2，且其電位將固定於VCC/2。因為其他的動作均如同圖5所示，因此在此便不再重複說明。藉由上述，執行圖6所示動作的半導體記憶裝置，在感測動作前，位元線BLL將切離開感測節點SN2。所以，執行圖6所示動作的半導體記憶裝置，除具有執行圖5所示動作之半導體A憶裝置的效果之外，尚可抑制充放電電流的產生。結果便可抑制對地雜訊的產生。此外，在感測動作時’被切離開之位元線的電位將維持於vcc/2。結果，被切離開的位元線將具有屏蔽線的機能。〔實施形熊2 ] 圖7係顯示本發明實施形態2之半導體記憶裝置内的感測放大器與其週邊電路的構造電路圖。 “ 蒼照圖7所tf ’相較於圖4之下，在實施形態2的半導體記憶裝置中，分別取代等化器151而改設置等化器153，取代等化器1 5 2而改設置等化器丨5 4。刪除等化用電晶體器1 5 2之下，刪除等

等化器1 5 3在相較於等化器丨5 1之下 QN23。此外，等化器154在相較於等化化用電晶體QN43 態1，因此便不再重因為其他的電路構造均如同實施形複其說明部分。相關具有以上電路構造的半導體記憶裝置之讀出動作

C:\2D-C0DE\91·09\9]114154.ptd 第27頁則494

561494 五、發明說明（25) 前，便將選擇信號SEL2設定為L位準。圖9係顯示本發明實施形態2的半導體記憶裝置動作另一例之時序圖。參照圖9所示，在時間tO，當將位元線配對BLR與/BLR、及感測節點SN1與SN2予以切離開之時，選擇信號SEL1亦將設定為L位準。結果選擇閘SG20便將呈截止，而參考側的位元線BLL與感測節點SN2將被切離開。此外，輸入於等化器1 5 1中的預充電信號P2將經常設定為Η位準。結果，從感測放大器1 〇〇開始作之前起，位元線 BLL便將切離開感測節點SN2，且其電位將被固定於VCC/2 ❶ 。因為其他動作均如同圖8所示，因此便不再重複其說明部分。藉由上述說明，執行圖9動作之半導體記憶裝置，除具有執行圖8動作之半導體記憶裝置的效果之外，尚可抑制充放電電流的產生。結果便可抑制對地雜訊的產生。此外，在感測動作時，被切離開之位元線的電位將維持於 V C C / 2。結果，被切離開的位元線將具有屏蔽線的機能。〔實施形熊3 Ί 圖1 0所示係本發明實施形態3之半導體記憶裝置内的感 _ 測放大器與其週邊電路的構造電路圖。參照圖1 0所示，相較於圖7之下，在實施形態3的半導體記憶裝置中，分別取代等化器1 53而改設置等化器1 55，取代等化器154而改設置等化器156。等化器1 5 5在相較於等化器1 5 3之下，乃將輸入於電晶體

C:\2D-C0DE\91-09\91114154.ptd 第29頁 561494 五、發明說明（26) QN21之閘極中的信號，取代預充電信號ρι而改為選擇 SEL2。此外，乃將輸入於電晶體QN22之閘極中的信號，= 代預充電信號P2而改為選擇信號§£：11。取同樣的，等化器1 5 6在相較於等化器丨5 4之下，乃將於電晶體QN41之閘極中的信號，取代預充電信號p3而= 選擇h #uSEL2。此外，乃將輸入於電晶體QN42之閘極二信號，取代預充電信號P4而改為選擇信號“以。的

所以，在實施形態3的半導體記憶裝置中，便可線的條數。 W 明：：其他的電路構造均如同圖7，因此便不再重複其說進有以上電路構造的半導體記憶裝置之讀出動作，另外I貝％形悲3的半導體記憶裝置讀出動作中，俜針對選擇圖1 0中的字蠄WI n，廿#山係況進行說明。子線wu “出記憶單元資料的情作:Γ,相關實施形態3的半導體記憶裝置之讀出動扩== I ’截至時間t0〜七4為止的動作均如同實也形心2的+ v 記憶裝置之讀出號SERI, SER2變成L仿唯々口士从- ” 田^揮1口於VCC/2電位。位準之日令，位凡線/BLR與BLR便均浮動在時間t4 ’當選擇信號SEL2變成L位準之時，選擇閘 S㈣便將截止’同時電晶體_亦將戴線

C:\2D-C0DE\91-09\9ll]4]54.ptd 第30頁 561494

C將曰主：：狀態’而位元線bll將被切離開感測節點 SN2，且其電位將維持於Kc/2。在時間t12中’當選擇信號sel2導通時，位元線 B L L將連接於咸測給e λτ 0 4别即點SN2，且電晶體QN21將導通，而位元線/ B L L的電位將被預充電至ν [ c / 2。因為其他動作均如同圖8所示，因此便不再重複其說明0 在圖11中’雖在感測動作之後，將選擇信號sel2設定為 L位準’但是亦可如同實施形態2的圖9動作，在感測動作之前’便將選擇信號SEL2設定為L位準。圖1 2所示係本發明實施形態3的半導體記憶裝置動作另一例之時序圖。夢照圖1 2所示，在時間t 〇，當將位元線配對blr與 / B L R、及感測節點S N1與S N 2予以切離開之時，選擇信號 SEL2亦將設定為L位準。結果選擇閘SG20便將呈截止，而參考側的位元線BLL與感測節點SN2將被切離開。

此時，同時使電晶體Q N 2 1變成截止。結果，從感測放大器1 0 0進行動作之前，位元線BLL便將被切離開感測節點 SN2，且其電位將被固定於VCC/2。因為其他動作均如同圖 8所示，因此便不再重複其說明部分。〔實施形態4〕圖1 3所示係本發明實施形態4之半導體記憶裝置内的感測放大器與其週邊電路的構造電路圖。參照圖1 3所示，相較於圖4之下，電容器C1 0係連接於感

C:\2D-00DE\91-09\91114154.ptd 第31頁 561494

測節點S N 1與V C C / 2的電位節點。此外，控制電路2 〇則連接於感測節點SN2與VCC/2的電位節點。因為其他動作均如同實施形態1中圖4的構造，因此便不再重複其說明部分。

It由以上構造’利用將負荷於感測節點上的電容器之對向電極設定為V C C / 2，便可使感測動作時的平衡變得較佳。另外，即便在實施形態2與實施形態3的半導體記憶裝置中，亦利用取代連接於設置電容器(：10與(：2()的接地電位 G N D，而改為連接於V C C / 2的電位節點上，仍可獲得相同的效果。〔實施形態5 ] 記憶裝置内的感測放大 ’新設置屏蔽線SL1，圖1 4所示係實施形態5之半導體器與其週邊電路的構造電路圖。參照圖1 4所示，相較於圖4之下 SL2 〇屏蔽線SL1，SL2係分別連接於kc/2的電位節點。所以，屏敝線S L1，S L 2的電位便將分別維持於y [ [ / 2。藉由以上的構造，便可防止線間雜訊傳播於感測節點 SN1 與SN2 ° 結果，便可執行更正確的感測動作。另外，即便在實施形態2與實施形態3的半導體記憶裝置中，藉由如同貫施形態5配置著屏蔽線SL1與^2，便可獲得相同的效果。本次所揭示的實施形態均僅止於例示而已，並不可解釋

561494 五、發明說明（29) 為本發明的限制。本發明之範圍，並非在於上述實施形態，舉凡在申請專利範圍所界定，並與申請專利範圍具均等含義與其範圍内的所有變化，均應涵蓋於本發明之内。【元件編號說明】 1 半導體積體電路裝置 10 控制信號 m 入端子 (選擇閘） 12 位址 ¥m 入端子 14 資料入端子 15 ^ 16 等化器 20 控制電路 30 記憶單元陣列 35 位址緩衝器 40 列解碼器 45 行解碼器 50 感測放大器電路 60 m 出入電路 61 行選擇閘 62 前置放大器 63 資料閂鎖電路 64 主放大器 70 入緩衝器 75 於 m 出緩衝器 80 内部電源 \ 電位產生電路 100 感測放大器

C:\2D-C0DE\91-09\91114154.ptd 第33頁 561494 五、發明說明（30) 151 〜156 等化器 90 〜301 區域 /CAS 行位址選通信號 /OE 輸出致能信號 /SEN 感測激活信號 100, SA 感測放大器 15, 16, 150 〜 156 等 A1 〜A η 位址信號 ΒΚ0 〜ΒΚη 記憶單元陣列區塊 BL,/BL,BLL, /BLL， BLR,/BLR 位 BLEQL,BLEQR,EQ1, EQ2 等 C 電容器 CSL 行選擇線 DB，/DB 資料線配對 DQ1 〜DQi 輸出入資料 DQi 資料信號 GND 接地電位 GNDN 對地雜訊 10,/10 資料輸出入線配對 MC,MCI,MC2, MC10, MC20 記 PI 〜P4 預充電信號 PAE 前置放大器激活信號 QN1 〜QN8 N通道M0S電晶體 QP1 〜QP3 P通道M0S電晶體 <»

ifill

C:\2D-C0DE\91-09\91114154.ptd 第34頁 561494

五、發明說明（31) RDL 資料閂鎖信號 SAO 〜SAn+1 感測放大器帶 SAN N型感測放大器 SAP P型感測放大器 SEL，SEL1，SER，SERI 選擇信號 SEN 感測激活信號 SG2, SG30, SG10 〜SG40 選擇閘 SL1，SL2 屏蔽線 SN1，SN2 感測節點 TR 存取電晶體 C:\2D-CODE\91-O9\91114154.ptd 第35頁 561494 圖式簡單說明圖1為本發明實施形態之半導體記憶裝置整體構造的詳細方塊圖。圖2為圖1中記憶單元陣列與感測放大器構造的詳細方塊圖。圖3為圖1中感測放大器電路與輸出入電路構造的詳細方塊圖。圖4為圖1中區域的細部電路圖。圖5為本發明實施形態1之半導體記憶裝置動作的時序圖。圖6為本發明實施形態1之半導體記憶裝置動作之另一例的時序圖。圖7為本發明實施形態2之半導體記憶裝置内的感測放大器與其週邊電路構造的電路圖。圖8為本發明實施形態2之半導體記憶裝置動作的時序圖。圖9為本發明實施形態2之半導體記憶裝置動作之另一例的時序圖。圖1 0為本發明實施形態3之半導體記憶裝置内的感測放大器與其週邊電路構造的電路圖。圖1 1為本發明實施形態3之半導體記憶裝置動作的時序圖。圖1 2為本發明實施形態3之半導體記憶裝置動作之另一例的時序圖。圖1 3為本發明實施形態4之半導體記憶裝置内的感測放

C:\2D-CODE\91-O9\91114154.ptd 第36頁

C:\2D-C0DE\91-09\91114154.ptd 第37頁

Claims

561494 六、申請專利範圍 1 · 一種半導體記憶裝置，係包含有：構成返折位元線配對的第一與第二位元線（BLL，/BLL); 連接於上述第二位元線的記憶單元（MC1 ); 連接於上述第一及第二位元線（BLL，/BLL)，且對上述第一及第二位元線（BLL, /BLL)進行預充電的等化器（151， 153,155); 第一及第二感測節點（SN1，SN2); 連接於上述第一及第二感測節點（SN1，SN2)上的感測放大器（1 0 0 );

連接於上述第一位元線（BLL)與上述第一感測節點（SN2) 之間的第一開關電路（SG2〇); 連接於上述第二位元線（/BLL)與上述第二感測節點 (SN1)之間的第二開關電路（SG1〇);以及控制著上述等化器（1 5 1，1 5 3，1 5 5 )與上述第一及第二開關電路（SG20，SG10)的控制電路（2〇);其中，上述等化器（ 1 5 1,1 53,1 55 )係包含有：將既定電位提供給上述第一位元線（BLL)的第一電位供應電路（QN22);以及

將既定電位提供給上述第二位元線（/BLL)的第二電位供應電路（QN21); 上述控制電路（2 0 )，係從上述等化器（丨5丨，丨5 3，1 5 5 )對上述第一及第二位元線（BLL，/BLL)進行預充電之後，到上述感測放大(1 〇〇 )完成動作之間，依在使上述第二開關電路（SG10)呈導通狀態下，截止上述第一開關電路

561494 六、申請專利範圍 (SG20)，並將上述既定電位供應給上述之著上述第—電位供應電路(_) BLL) U申晴專利範圍第！項之半導體記憶裝置 ς控制電路（20)係在上述感測放大器（ι〇〇)開始動，上後，從經過既定時間後起，便。气作之 (湖)與上述第—電位供應電路(QN22)过弟-開關電路 3.如申請專利範圍第！項之半導體控！1電路⑵）係在上述感測放大器U00)動作^ ^上控制著上述第一開關電路（SG2〇) 引便 (QN22)。 h、上述弟一電位供應電路 4 士口申請專利範圍第i項之半導體記述半導體記憶裝置係包含有連接於 ;:中’上 (SN2)的電容元件（C2〇)。乐汉測即點 5.如申請專利範圍第4項之半導體記憶述半導體記憶裝置係更包含右.盥卜wv /、中’上 /BLL)並列配置，並連接於上有述電折，元線⑽，電位的屏蔽線（SL1，SL2)。再符者既疋、、6二如申請專利範圍第j項之半導體記憶裝置， =二電路(QN22)係包含有連接於電位節點與上 ’L弟^凡線（BLL)之間第一電晶體（QN22); -i ί ΐ ΐ Γ立供應電路(QN21)係包含有連接於上述電位 1 ί ί ϊ ΐ 一位元線（/BLL)之間的第二電晶體（⑽21); α卫I電路（2 〇 )係輸出第一控制信號至上述第一電晶體（QN22)的閉極，並輸出第二控制信號至上述第二電晶體第39頁 C:\2D-C0DE\91-09\9JJ14J54.ptd 561494 六、申請專利範圍 (QN21 )的閘極。 7.如申請專利範圍第6項之半導體記憶裝置，其中，上述第一開關電路（SG20)係包含有其閘極接受上述第二控制信號的第三電晶體（QN32); 上述第二開關電路（SG1 0)係包含有其閘極接受上述第一控制信號的第四電晶體（QN3 1)。 IIH C:\2D-C0DE\91-09\9m4154.ptd 第40頁