JP2000090668A - 半導体メモリ回路 - Google Patents

Abstract

(57)【要約】 【課題】ＤＲＡＭの消費電力を大幅に削減することがで
きる半導体メモリ回路及びその制御方法を提供する。 【解決手段】メモリセルからビット線ＲＢＬまたは反転
ビット線ＲＢＬ＿のいずれか一方に出力されたキャパシ
タの電圧を、内部データ線ＳＡＢＬ及び反転内部データ
線ＳＡＢＬ＿に伝達し、弁別回路２０によって弁別した
後、読み出し及び再書き込みを行う。再書き込みを行う
際、ビット線ＲＢＬまたは反転ビット線ＲＢＬ＿のう
ち、キャパシタが接続された方だけを内部データ線ＳＡ
ＢＬ及び反転内部データ線ＳＡＢＬ＿に接続するので、
無駄な電圧振幅が無く、消費電力を小さくすることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ及び
その制御方法にかかり、さらに詳しくは、ＤＲＡＭ(Dyn
ａmic Random Access Memory)の消費電力を少なくする
技術分野に関するものである。

【０００２】

【従来の技術】ＤＲＡＭは、特に高密度化が可能な半導
体メモリの１つであって、現在では、１トランジスタ、
１キャパシタ型のＤＲＡＭが主流となっている。一般的
に、ＤＲＡＭでは、メモリセルに記憶されているデータ
を保持するために、再書き込み(リフレッシュ)を行う必
要がある。

【０００３】図６の符号１１８は、従来技術の半導体メ
モリ回路のセンスアンプ部分を示している。このセンス
アンプ回路１１８は、弁別回路１２０と、プリチャージ
兼イコライズ回路１２４と、入出力回路１２６と、２個
の接続回路１２２Ｌ、１２２Ｒとを有している。

【０００４】該センスアンプ回路１１８は、左方から、
接続回路１２２Ｌ、弁別回路１２０、入出力回路１２
６、イコライズ回路１２４、接続回路１２２Ｒの順に連
結されており、図示しないメモリセルアレイが、図面左
方と右方にそれぞれ設けられている。

【０００５】左方のメモリセルアレーは、図面左方のビ
ット線ＬＢＬと反転ビット線ＬＢＬ＿によって、左方の
接続回路１２２Ｌに接続されており、右方のメモリセル
アレイは、同様に、右方のビット線ＲＢＬと反転ビット
線ＲＢＬ＿によって、右方の接続回路１２２Ｒに接続さ
れている。

【０００６】符号ＳＡＢＬ、ＳＡＢＬ＿は、内部データ
線と反転内部データ線を示しており、左右のビット線Ｌ
ＢＬ、ＲＢＬ及び反転ビット線ＬＢＬ＿、ＲＢＬ＿は、
左右の接続回路１２２Ｌ、１２２Ｒによって、内部デー
タ線ＳＡＢＬ及び反転内部データ線ＳＡＢＬ＿にそれぞ
れ接続されるように構成されている。

【０００７】接続回路１２２Ｌ、１２２Ｒ内には、ＮＭ
ＯＳトランジスタ１３４Ｌａ、１３４Ｌｂ、１３４Ｒ
ａ、１３４Ｒｂが２個ずつ設けられている。左方の接続
回路１２２ＬのＮＭＯＳトランジスタ１３４Ｌａ、１３
４Ｌｂと右方の接続回路１２２ＲのＮＭＯＳトランジス
タ１３４Ｒａ、１３４Ｒｂは、切換信号ＳＨＲＬ、ＳＨ
ＲＲによって制御されるようになっており、左方の接続
回路１２２Ｌ内のＮＭＯＳトランジスタ１３４Ｌａ、１
３４Ｌｂが導通すると、内部データ線ＳＡＢＬ及び反転
内部データ線ＳＡＢＬ＿は、左方のビット線ＬＢＬ及び
反転ビット線ＬＢＬ＿に接続され、また、右方の接続回
路１２２Ｒ内のＮＭＯＳトランジスタ１３４Ｒａ、１３
４Ｒｂが導通すると、内部データ線ＳＡＢＬ及び反転内
部データ線ＳＡＢＬ＿は、右方のビット線ＲＢＬ及び反
転ビット線ＲＢＬ＿に接続されるようになっている。

【０００８】プリチャージ兼イコライズ回路１２４は、
内部データ線ＳＡＢＬと信号線ＢＬＲとの間に接続され
たＮＭＯＳトランジスタ１３６ａと、同様に、反転内部
データ線ＳＡＢＬ＿と信号線ＢＬＲとの間に接続された
ＮＭＯＳトランジスタ１３６ｂとを有している。信号線
ＢＬＲには、電源電圧／２が印加されており、各ＮＭＯ
Ｓトランジスタ１３６ａ、１３６ｂが導通すると、内部
データ線ＳＡＢＬと反転内部データ線ＳＡＢＬ＿は、電
源電圧／２が印加されるように構成されている(プリチ
ャージ動作)。

【０００９】また、内部データ線ＳＡＢＬと反転内部デ
ータ線ＳＡＢＬ＿との間には、ＮＭＯＳトランジスタ１
３６Ｅが接続されており、そのＮＭＯＳトランジスタ１
３６Ｅがオンすることで、内部データ線ＳＡＢＬと反転
内部データ線ＳＡＢＬ＿間の電圧差が解消するように構
成されている(イコライズ動作)。

【００１０】弁別回路１２０内には、内部データ線ＳＡ
ＢＬと、反転内部データ線ＳＡＢＬ＿とが配置されてお
り、該内部データ線ＳＡＢＬと反転内部データ線ＳＡＢ
Ｌ＿は、左右の接続回路１２２Ｌ、１２２Ｒを介し、左
方のビット線ＬＢＬ及び反転ビット線ＬＢＬ＿と、右方
のビット線ＲＢＬ及び反転ビット線ＲＢＬ＿とにそれぞ
れ接続されている。

【００１１】弁別回路１２０内には、ＰＭＯＳトランジ
スタ１２８ａ、１２８ｂと、ＮＭＯＳトランジスタ１３
０ａ、１３０ｂとが設けられており、ＰＭＯＳトランジ
スタ１２８ａとＮＭＯＳトランジスタ１３０ｂの入出力
端子(ソース端子及びドレイン端子)に接続された信号線
ＰＣ、ＮＣに電源電圧とグラウンド電圧を印加すると、
後述するように、メモリセル内のキャパシタによって、
内部データ線ＳＡＢＬと反転内部データ線ＳＡＢＬ＿と
の間に生じた電圧差を増幅し、内部データ線ＳＡＢＬと
反転内部データ線ＳＡＢＬ＿を、電源電圧とグラウンド
電圧に弁別できるように構成されている。

【００１２】また、内部データ線ＳＡＢＬと反転内部デ
ータ線ＳＡＢＬ＿とには、入出力回路１２６が接続され
ている。この入出力回路１２６は、データのメモリセル
への書き込みと読み出しを行う回路であり、入出力信号
ＹＳで駆動されるＮＭＯＳトランジスタ１３２ａ、１３
２ｂを有している。そのＮＭＯＳトランジスタ１３２
ａ、１３２ｂのうち、一方のＮＭＯＳトランジスタ１３
２ａは、内部データ線ＳＡＢＬと外部データ線ＬＩＯの
間に接続され、他方のＮＭＯＳトランジスタ１３２ｂは
反転内部データ線ＳＡＢＬ＿と反転外部データ線ＬＩＯ
＿の間に接続されている。従って、内部データ線ＳＡＢ
Ｌと反転内部データ線ＳＡＢＬ＿とをそれぞれ外部デー
タ線ＬＩＯ、反転外部データ線ＬＩＯ＿に接続し、弁別
結果を外部回路に出力できるようになっている。

【００１３】このセンスアンプ回路１１８において、右
方のメモリセルアレイ内にあるメモリセル内のデータを
読み出す場合について説明する。

【００１４】まず、スタンバイ状態の時には、センス線
ＰＣ、ＮＣはフローティング状態とされており、弁別回
路１２０はオフ状態にある。

【００１５】また、プリチャージ信号とイコライズ信号
を兼用するスタンバイ信号ＢＬＥＱはハイレベルにあ
り、プリチャージ兼イコライズ回路１２４のＮＭＯＳト
ランジスタ１３６ａ、１３６ｂ、１３６Ｅはオンしてお
り、その結果、内部データ線ＳＡＢＬ及び反転内部デー
タ線ＳＡＢＬ＿は電源電圧／２にプリチャージされてい
る。

【００１６】また、このときは、切替信号ＳＨＲＲ、Ｓ
ＨＲＬにより、左右の接続回路１２２Ｌ、１２２Ｒはオ
ン状態にある。従って、左方のビット線ＬＢＬと反転ビ
ット線ＬＢＬ＿の組と、右方のビット線ＲＢＬと反転ビ
ット線ＲＢＬ＿の組は内部データ線ＳＡＢＬ及び反転内
部データ線ＳＡＢＬ＿に接続され、電源電圧／２の電圧
にプリチャージされる。

【００１７】ここでは右方の接続回路１２２Ｒがオン状
態にあるものとし、この状態から、プリチャージ兼イコ
ライズ回路１２４及び接続回路１２２Ｌがオフすると、
プリチャージは終了し、ビット線ＬＢＬ及び反転ビット
線ＬＢＬ＿は内部データ線ＳＡＢＬ及び反転内部データ
線ＳＡＢＬ＿からそれぞれ切り離される。

【００１８】次いで、読み出し対象のメモリセルのワー
ド行(図示せず)がアクティブにされ、そのメモリセルに
記憶されているデータが右方のビット線ＲＢＬまたは反
転ビット線ＲＢＬ＿のいずれかに出力される。

【００１９】この時、メモリセルから読み出されたデー
タに応じて、ビット線ＲＢＬまたは反転ビット線ＲＢＬ
＿のいずれか一方の電圧が変動し、その間の電圧差が内
部データ線ＳＡＢＬと反転内部データ線ＳＡＢＬ＿に伝
達される。

【００２０】例えば、読み出し対象のメモリセルがビッ
ト線ＲＢＬに接続されており、そのメモリセルにはハイ
レベルが記憶されている場合、反転ビット線ＲＢＬ＿の
電圧は、プリチャージされたままの電源電圧／２の状態
を保持するが、ビット線ＲＢＬの電圧は、電源電圧／２
から微小電圧だけ電源電圧側に上昇する。

【００２１】次いで、センス線ＰＣ、ＮＣにより、弁別
回路１２０がオンし、内部データ線ＳＡＢＬ及び反転内
部データ線ＳＡＢＬ＿の間の微小電圧差が増幅され、図
７の動作概念図に示すように、電源電圧とグラウンド電
圧に弁別される。その結果、メモリセルに再書き込みが
行われる(リフレッシュ)。ここでは、ビット線ＲＢＬに
接続されたキャパシタが、電源電圧で再書き込みされる
が、反転ビット線ＲＢＬ＿側のメモリセルからデータが
読み出された場合には、再書き込みはグラウンド電圧で
行われる。

【００２２】上記のように、従来の半導体メモリ回路で
は、メモリセルのデータをリフレッシュするために、読
み出し対象のメモリセルが接続されたビット線ＲＢＬだ
けではなく、メモリセルが接続されていない反転ビット
線ＲＢＬ＿まで充放電させている。従って、消費電力が
大きく、特に、近年のような動作周波数が高いメモリで
は大きな問題となっている。

【００２３】

【発明が解決しようとする課題】本発明は、上記従来技
術の不都合を解決するために創作されたものであり、そ
の目的は、ＤＲＡＭの消費電力を大幅に削減することが
できる半導体メモリ回路を提供することにある。

【００２４】

【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の半導体メモリ回路は、ワード線と
ビット線又は反転ビット線との交差位置に設けられてい
るメモリセルと、内部データ線と反転内部データ線との
間に接続されている弁別回路と、上記ビット線と上記内
部データ線とを電気的に接続する第１のスイッチ回路と
上記反転ビット線と上記反転内部データ線とを電気的
に接続する第２のスイッチ回路と、上記ビット線又は上
記内部データ線に所定電圧を供給するための第１の電圧
供給回路と、上記反転ビット線又は上記反転内部データ
線に所定電圧を供給するための第２の電圧供給回路と、
上記ビット線と上記反転ビット線との間又は上記内部デ
ータ線と上記反転内部データ線との間に接続されている
イコライズ回路とを有し、上記ビット線に接続されてい
るメモリセルのデータを弁別する際の上記弁別回路の弁
別動作中には上記第２のスイッチ回路は非導通状態を維
持し、上記反転ビット線に接続されているメモリセルの
データを弁別する際の上記弁別回路の弁別動作中には上
記第１のスイッチ回路は非導通状態を維持する。

【００２５】請求項２に記載の半導体メモリ回路では、
待機状態においては、上記ビット線、上記反転ビット
線、上記内部データ線及び上記反転内部データ線は上記
第１の電圧供給回路、上記第２の電圧供給回路及び上記
イコライズ回路により上記所定電圧に保持されており、
上記弁別回路の弁別動作開始前に上記第１のスイッチ回
路及び上記第２のスイッチ回路の双方が非導通状態とな
り、その上記第１のスイッチ回路又は上記第２のスイッ
チ回路の一方が導通状態となる。

【００２６】また、請求項３に記載の半導体メモリ回路
では、上記弁別動作中に上記弁別回路から切り離されて
いる上記ビット線又は上記反転ビット線は上記第１の電
圧供給回路または上記第２の電圧供給回路により上記所
定電圧に保持される。

【００２７】本発明は上記のように構成されており、メ
モリセル内のキャパシタが接続されるビット線と反転ビ
ット線の組を有しており、そのキャパシタが接続される
ことにより、ビット線又は反転ビット線の電圧が変化す
るように構成されている。

【００２８】また、本発明の半導体メモリ回路は、ビッ
ト線、反転ビット線、内部データ線及び反転データ線を
所定電圧に充電する第１の電圧供給回路、第２の電圧供
給回路及びイコライズ回路と、ビット線及び反転ビット
線の組を、内部データ線と反転内部データ線にそれぞれ
接続させる第１及び第２のスイッチ回路とを有してお
り、ビット線と、反転ビット線と、内部データ線と、反
転内部データ線を同電圧にプリチャージした後、メモリ
セルのキャパシタをビット線又は反転ビット線に接続す
ると、ビット線と反転ビット線間に現れた電圧差が、内
部データ線と反転内部データ線の間に伝達されるように
なっている。

【００２９】更に、内部データ線と反転内部データ線に
は、その間に現れた微小電圧差を増幅し、内部データ線
の電圧と反転内部データ線の電圧を弁別する弁別回路が
設けられており、ビット線と反転ビット線のうち、メモ
リセルのキャパシタが接続されていない方を内部データ
線又は反転内部データ線から切り離した状態で弁別し、
弁別された電圧によってメモリセルのキャパシタを充放
電させると、メモリセルの再書き込みを行うことができ
る。

【００３０】弁別の際に、ビット線と反転ビット線のう
ち、メモリセルのキャパシタが接続された方だけを内部
データ線又は反転内部データ線に接続しておいてもよい
し、弁別後、メモリセルのキャパシタが接続された方を
内部データ線又は反転内部データ線に接続するようにし
てもよい。

【００３１】この場合、内部データ線又は反転内部デー
タ線に接続されない方を、定電圧（所定電圧）にクラン
プしておくと、再書き込み動作が安定する。

【００３２】

【発明の実施の形態】以下に、図面を参照しながら本発
明の半導体メモリ及び、本発明の半導体メモリの制御方
法について説明する。

【００３３】図１の符号１０は、本発明の半導体メモリ
回路の一実施形態を示している。図１は、ＤＲＡＭ全体
の一部分の内部ブロックを示しており、制御回路(ＣＮ
ＴＲ)１６と、該制御回路１６に接続されたセンスアン
プ(Ｓ／Ａ)アレイ１８と、そのセンスアンプアレイ１８
にそれぞれ接続された左右のメモリセルアレイ１２Ｌ、
１２Ｒと、各メモリセルアレイ１２Ｌ、１２Ｒにそれぞ
れ接続されたアドレスデコーダ(ＤＥＣ)１４Ｌ、１４Ｒ
とを有している。

【００３４】メモリセルアレイ１２Ｌ、１２Ｒ内には、
複数のワード行及び複数のビット列が配置されており、
それらワード行とビット列には、複数のメモリセル(図
示せず)が接続されている。そのようなメモリセルとし
ては、例えば１トランジスタ、１キャパシタから成る従
来公知のダイナミック型のメモリセルであり、ハイレベ
ル(１)またはローレベル(０)の１ビットのデータを記憶
するものである。

【００３５】各アドレスデコーダ１４Ｌ、１４Ｒと制御
回路１６には、アドレス信号ＡＤＤＲが入力されてお
り、アドレスデコーダ１４Ｌ、１４Ｒは、入力されたア
ドレス信号ＡＤＤＲをデコードし、アドレス信号ＡＤＤ
Ｒが指定するメモリセルアレイ１２Ｌ、１２Ｒ内のワー
ド行を活性化するように構成されている。

【００３６】１つのセンスアンプアレイ１８内には、図
２に示すようなセンスアンプ回路１８ａが配置されてい
る。

【００３７】メモリセルアレイ１２Ｌ、１２Ｒ内の選択
されたメモリセル内のキャパシタは、ビット列を構成す
るビット線又は反転ビット線を介して、センスアンプ回
路１８ａに接続されるようになっている。そしてセンス
アンプ回路１８ａは、そのメモリセル内のデータを読み
出した後、再書き込みし、メモリセルのリフレッシュを
行う。

【００３８】以下、この半導体メモリ回路１０を、図２
を用いて説明する。

【００３９】図２を参照し、センスアンプ回路１８ａ
は、弁別回路２０と、イコライズ回路２３と、入出力回
路２６を有しており、また、２個の接続回路２２Ｌ、２
２Ｒと２個のプリチャージ回路２４Ｌ、２４Ｒを有して
いる。

【００４０】左右のメモリセルアレイ１２Ｌ、１２Ｒに
は、左方のビット線ＬＢＬ及び反転ビット線ＬＢＬ＿
と、右方のビット線ＲＢＬ及び反転ビット線ＲＢＬ＿が
それぞれ設けられており、ビット線と反転ビット線とで
なるビット線対には、メモリセルアレイ１２Ｌ、１２Ｒ
内の１つのワード行に対し、１個のメモリセルがそれぞ
れ接続されている。

【００４１】符号ＳＡＢＬと符号ＳＡＢＬ＿は、内部デ
ータ線と反転内部データ線をそれぞれ示している。内部
データ線ＳＡＢＬと反転内部データ線ＳＡＢＬ＿は、左
右の接続回路２２Ｌ、２２Ｒによって、左方のビット線
ＬＢＬ及び反転ビット線ＬＢＬ＿と、右方のビット線Ｒ
ＢＬ及び反転ビット線ＲＢＬ＿とにそれぞれ接続される
ように構成されている。

【００４２】弁別回路２０内には、２つのＰＭＯＳトラ
ンジスタ２８ａ、２８ｂと、２つのＮＭＯＳトランジス
タ３０ａ、３０ｂが配置されている。一方のＰＭＯＳト
ランジスタ２８ａとＮＭＯＳトランジスタ３０ａの制御
端子(ゲート端子)は内部データ線ＳＡＢＬに接続されて
おり、他方のＰＭＯＳトランジスタ２８ｂとＮＭＯＳト
ランジスタ３０ｂの制御端子は反転内部データ線ＳＡＢ
Ｌ＿に接続されている。

【００４３】内部データ線ＳＡＢＬに接続されたＰＭＯ
Ｓトランジスタ２８ａ、ＮＭＯＳトランジスタ３０ａ
は、その一方の入出力端子が反転内部データ線ＳＡＢＬ
＿に接続され、他方の入出力端子がセンス線ＰＣ、ＮＣ
にそれぞれ接続されている。

【００４４】また、制御端子が反転内部データ線ＳＡＢ
Ｌ＿に接続されたＰＭＯＳトランジスタ２８ｂ、ＮＭＯ
Ｓトランジスタ３０ｂは、その一方の入出力端子が内部
データ線ＳＡＢＬに出力され、他方の入出力端子がセン
ス線ＰＣ、ＮＣにそれぞれ接続されている。

【００４５】左右の接続回路２２Ｌ、２２Ｒのうち、左
方の接続回路２２Ｌは、２つのＮＭＯＳトランジスタ４
Ｌａ、３４Ｌｂを有しており、同様に、右方の接続回路
２２Ｒは、２つのＮＭＯＳトランジスタ３４Ｒａ、３４
Ｒｂを有している。

【００４６】左方のＮＭＯＳトランジスタ３４Ｌａ、３
４Ｌｂの制御端子には、切替信号ＳＨＲＬＴ、ＳＨＲＬ
Ｂがそれぞれ入力されるように構成されており、また、
右方のＮＭＯＳトランジスタ３４Ｒａ、３４Ｒｂには、
切替信号ＳＨＲＲＴ、ＳＨＲＲＢがそれぞれ入力される
用に構成されている。

【００４７】そして、切替信号ＳＨＲＬＴ、ＳＨＲＬＢ
により、左方の接続回路２２Ｌがオンすると、左方のビ
ット線ＬＢＬと内部データ線ＳＡＢＬとが接続され、ま
た、左方の反転ビット線ＬＢＬ＿と反転内部データ線Ｓ
ＡＢＬ＿とが接続されるように構成されている。同様
に、切替信号ＳＨＲＲＴ、ＳＨＲＲＢにより、右方の接
続回路２２Ｒがオンすると、右方のビット線ＲＢＬと内
部データ線ＳＡＢＬとが接続され、また、右方の反転ビ
ット線ＲＢＬ＿と反転内部データ線ＳＡＢＬ＿とが接続
されるように構成されている。

【００４８】切替信号ＳＨＲＬＴ、ＳＨＲＬＢ、ＳＨＲ
ＲＴ、ＳＨＲＲＢは、制御回路１６によって個別に制御
され、４個のＮＭＯＳトランジスタ３４Ｌａ、３４Ｌ
ｂ、３４Ｒａ、３４Ｒｂの所望のものだけをオンさせら
れるようになっている。

【００４９】２個のプリチャージ回路２４Ｌ、２４Ｒの
うち、左方のプリチャージ回路２４Ｌは、２つのＮＭＯ
Ｓトランジスタ３６Ｌａ、３６Ｌｂを有しており、その
制御端子には、プリチャージ信号ＢＬＥＱＬＴ、ＢＬＥ
ＱＬＢがそれぞれ入力されるように構成されている。

【００５０】プリチャージ信号ＢＬＥＱＬＴ、ＢＬＥＱ
ＬＢは、制御回路１６によって個別に制御されており、
ＮＭＯＳトランジスタ３６Ｌａ、３６Ｌｂの所望のもの
をオンさせると、左方のビット線ＬＢＬと反転ビット線
ＬＢＬ＿とが、それぞれ個別にプリチャージ線ＢＬＲに
接続され、その結果、ビット線ＬＢＬ及び反転ビット線
ＬＢＬ＿の所望のものに電源電圧／２を印加できるよう
に構成されている。

【００５１】同様に、右方のプリチャージ回路２４Ｒ
は、２つのＮＭＯＳトランジスタ３６Ｒａ、３６Ｒｂを
有しており、その制御端子には、個別に制御されるプリ
チャージ信号ＢＬＥＱＲＴ、ＢＬＥＱＲＢがそれぞれ入
力されており、ＮＭＯＳトランジスタ３６Ｒａ、３６Ｒ
ｂの所望のものがオンすることで、右方のビット線ＲＢ
Ｌと反転ビット線ＲＢＬ＿とを、それぞれ個別にプリチ
ャージ線ＢＬＲに接続させ、所望のものに電源電圧／２
を印加できるように構成されている。

【００５２】また、イコライズ回路２３は、ＮＭＯＳト
ランジスタ３６Ｅで構成されており、その制御端子に入
力されるイコライズ信号ＢＬＥＱによってＮＭＯＳトラ
ンジスタ３６Ｅがオンすると、内部データ線ＳＡＢＬと
反転内部データ線ＳＡＢＬ＿とが短絡され、同電圧にな
るように構成されている。

【００５３】更に、内部データ線ＳＡＢＬと反転内部デ
ータ線ＳＡＢＬ＿には、入出力回路２６内の、ＮＭＯＳ
トランジスタ３２ａ、３２ｂの入出力端子がそれぞれ接
続されており、制御端子に入力される入出力信号ＹＳに
よって、そのＮＭＯＳトランジスタ３２ａ、３２ｂがオ
ンすると、内部データ線ＳＡＢＬと、反転内部データ線
ＳＡＢＬ＿とが外部データ線ＬＩＯと反転外部データ線
ＬＩＯ＿にそれぞれ接続され、その結果、内部データ線
ＳＡＢＬと反転内部データ線ＳＡＢＬ＿の電圧を、外部
データ線ＬＩＯと反転外部データ線ＬＩＯ＿に出力され
るように構成されている。

【００５４】以下、上記センスアンプ回路１８ａを有す
る半導体メモリ回路１０において、図３に示すタイミン
グチャートを参照しながら、右方のメモリセルアレイ１
２Ｒのメモリセルのデータの読み出し、及び再書き込み
を行う場合について、その動作を説明する。

【００５５】センスアンプ回路１８ａにおいて、まず、
センス線ＰＣ、ＮＣはフローティング状態、切替信号Ｓ
ＨＲＲＴ、ＳＨＲＲＢ及び切替信号ＳＨＲＬＴ、ＳＨＲ
ＬＢはともにハイレベル、入出力信号ＹＳはローレベル
にあり、センスアンプ回路１８ａは非動作状態にあり、
入出力回路２６はオフしており、内部データ線ＳＡＢＬ
と外部データ線ＬＩＯの間、及び反転内部データ線ＳＡ
ＢＬ＿と反転外部データ線ＬＩＯ＿の間は非接続となっ
ているものとする。

【００５６】その状態では、弁別回路２０はオフ、接続
回路２２Ｌ、２２Ｒはオンしており、ビット線ＬＢＬ、
ＲＢＬは、内部データ線ＳＡＢＬに接続され、同じく反
転ビット線ＬＢＬ＿、ＲＢＬ＿は反転内部データ線ＳＡ
ＢＬ＿に接続されている。

【００５７】また、プリチャージ信号ＢＬＥＱＲＴ、Ｂ
ＬＥＱＲＢ、ＢＬＥＱＬＴ、ＢＬＥＱＬＢがハイレベル
にあり、プリチャージ回路２４Ｒ、２４Ｌがオンしてお
り、内部データ線ＳＡＢＬ及び反転内部データ線ＳＡＢ
Ｌ＿は、ビット線ＬＢＬ、ＲＢＬ及び反転ビット線ＬＢ
Ｌ＿、ＲＢＬ＿と共に、プリチャージ電圧ＢＬＲ(電源
電圧／２)にプリチャージが行われているものとする。

【００５８】このプリチャージが行われているときに、
イコライズ信号ＢＬＥＱがハイレベルになり、イコライ
ズ回路２３がオンすると、内部データ線ＳＡＢＬ及び反
転内部データ線ＳＡＢＬ＿とビット線ＬＢＬ、ＲＢＬ及
び反転ビット線ＬＢＬ＿、ＲＢＬ＿は同電圧になる。

【００５９】この状態から、制御回路１６により、図３
のタイミングチャートに示すように、まず、イコライズ
信号ＢＬＥＱと、左方の接続回路２２Ｌの切替信号ＳＨ
ＲＬＴ、ＳＨＲＬＢがローレベルにされる。

【００６０】これにより、イコライズ回路２３はオフ
し、内部データ線ＳＡＢＬ及び反転内部データ線ＳＡＢ
Ｌ＿間の短絡状態が解除されると共に、左方の接続回路
２２Ｌがオフし、左方のビット線ＬＢＬ及び反転ビット
線ＬＢＬ＿は内部データ線ＳＡＢＬ及び反転内部データ
線ＳＡＢＬ＿から切り離される。

【００６１】このとき、左方のプリチャージ回路２４Ｌ
のプリチャージ信号ＢＬＥＱＬＴ、ＢＬＥＱＬＢはハイ
レベルのままであり、従って、左方のプリチャージ回路
２４Ｌはオンを維持する結果、左方のビット線ＬＢＬ及
び反転ビット線ＬＢＬ＿は、電源電圧／２に接続された
状態を維持する。

【００６２】切替信号ＳＨＲＬＴ、ＳＨＲＬＢと共に、
右方のプリチャージ回路２４Ｒに入力されるプリチャー
ジ信号ＢＬＥＱＲＴ、ＢＬＥＱＲＢはローレベルにな
り、右方のプリチャージ回路２４Ｒがオフし、右方のビ
ット線ＲＢＬ及び反転ビット線ＲＢＬ＿は、電源電圧／
２の信号線ＢＬＲから切り離される。

【００６３】このとき、右方の接続回路２２Ｒの切替信
号ＳＨＲＲＴ、ＳＨＲＲＢはハイ状態のままであるた
め、右方の接続回路２２Ｒはオンを維持し、内部データ
線ＳＡＢＬと反転内部データ線ＳＡＢＬ＿は、右方のビ
ット線ＲＢＬと反転ビット線ＲＢＬ＿に接続されたま
ま、一緒に、電源電圧／２の電圧を維持しながらフロー
ティング状態となる。

【００６４】続いて、読み出し及びリフレッシュを行う
メモリセルに接続されたワード行ががアドレスデコーダ
１４Ｒによって活性化され、そのメモリセル内のキャパ
シタが、右方のビット線ＲＢＬ又は反転ビット線ＲＢＬ
＿のどちらか一方に接続される。

【００６５】ここでは電源電圧に充電されているキャパ
シタ(メモリセル内にはハイが記憶されている場合であ
る。)がビット線ＲＢＬに接続されるものとすると、図
３のタイミングチャートに示すように、そのキャパシタ
の影響により、内部データ線ＳＡＢＬの電圧が微少量上
昇し、内部データ線ＳＡＢＬと反転内部データ線ＳＡＢ
Ｌ＿との間に微小な電圧差が発生する。

【００６６】逆に、グラウンド電圧に充電されたキャパ
シタが接続された場合には、内部データ線ＳＡＢＬの電
圧が微少量下降する結果、内部データ線ＳＡＢＬと反転
内部データ線ＳＡＢＬ＿間に微小電圧差が発生する。

【００６７】いずれにしろ、メモリセル内のキャパシタ
がビット線ＲＢＬ又は反転ビット線ＲＢＬ＿のいずれか
一方に接続される結果、内部データ線ＳＡＢＬと反転内
部データ線ＳＡＢＬ＿に微小電圧差が発生する。

【００６８】内部データ線ＳＡＢＬと反転内部データ線
ＳＡＢＬ＿の間に微小電圧が発生した後、図３のタイミ
ングチャートに示すように、切替信号ＳＨＲＲＴ、ＳＨ
ＲＲＢがローレベルとされ、内部データ線ＳＡＢＬと反
転内部データ線ＳＡＢＬ＿は、ビット線ＲＢＬと反転ビ
ット線ＲＢＬ＿から切り離される。

【００６９】この状態では、内部データ線ＳＡＢＬと反
転内部データ線ＳＡＢＬ＿は、左右のビット線ＬＢＬ、
ＲＢＬ、反転ビット線ＬＢＬ＿、ＲＢＬ＿から切り離さ
れており、微小電圧差を維持したまま、フローティング
の状態になる。

【００７０】その状態で、センス線ＰＣ、ＮＣがそれぞ
れ電源電圧(ハイレベル)とグラウンド電圧(ローレベル)
にされると、弁別回路２０が動作を開始し、内部データ
線ＳＡＢＬ及び反転内部データ線ＳＡＢＬ＿間の微小電
圧差が増幅され、内部データ線ＳＡＢＬと反転内部デー
タ線ＳＡＢＬ＿は、センス線ＰＣ、ＮＣ間の電圧(電源
電圧とグランド電圧)に弁別される。

【００７１】半導体メモリ回路１０では、例えばアドレ
スデコーダ１４Ｒ、１４Ｌによってメモリセルアレイ１
２Ｒ、１２Ｌのメモリセル（ワード行）が指定された時
点で、そのメモリセルがビット線ＲＢＬまたは反転ビッ
ト線ＲＢＬ＿のどちらに接続されるのかがあらかじめ分
かる。制御回路１６は、これに応じて切替信号ＳＨＲＲ
Ｔ、ＳＨＲＲＢやプリチャージ信号ＢＬＥＱＲＴ、ＢＬ
ＥＱＲＢを制御するように構成されており、弁別後、制
御回路１６により、図３のタイミングチャートに示すよ
うに、右方の接続回路２２Ｒを制御する切替信号ＳＨＲ
ＲＴ、ＳＨＲＲＢのうち、一方の切替信号ＳＨＲＲＴだ
けがハイレベルにされ、メモリセル内のキャパシタが接
続されているビット線ＲＢＬだけが内部データ線ＳＡＢ
Ｌに接続される。その結果、そのメモリセルのキャパシ
タは、弁別回路２０を介して、センス線ＰＣによって電
源電圧まで充電され、読み出しデータと同一内容のデー
タが再書き込みされる。

【００７２】再書き込みが行われる際、他方の切替信号
ＳＨＲＲＢがローレベルにあるが、プリチャージ信号Ｂ
ＬＥＱＲＢはハイレベルにされ、反転ビット線ＲＢＬ＿
は反転内部データ線ＳＡＢＬ＿に接続されずに、電源電
圧／２の電圧でクランプされる。

【００７３】再書き込みの際の内部データ線ＳＡＢＬ、
反転内部データ線ＳＡＢＬ＿、ビット線ＲＢＬ、反転ビ
ット線ＲＢＬ＿の電圧状態を図４に模式的に示す。

【００７４】図４から分かるように、読み出し及び再書
き込みが行われる際には、反転ビット線ＲＢＬ＿の電圧
は変動せず、従って、ビット線ＲＢＬと反転ビット線Ｒ
ＢＬ＿の両方が電圧変動していた従来技術の半導体メモ
リ回路に比べ、本発明の場合は消費電力を小さくするこ
とができる(消費電力は従来の約半分にできる。)。

【００７５】この場合、反転ビット線ＲＢＬ＿をフロー
ティングにしておくこともできるが、上記のように、反
転ビット線ＲＢＬ＿を電源電圧／２でクランプしておく
ことにより、ビット線ＲＢＬの電圧変動の影響やノイズ
の影響を受けず、再書き込み動作が安定し、また、プリ
チャージ及びイコライズ動作の際の消費電力も小さくす
ることができる。

【００７６】再書き込みが行われた後、入出力回路２６
によって、データの読み出しが行われ、そしてメモリセ
ル内のキャパシタがビット線ＲＢＬから切り離された
後、プリチャージ及びイコライズが行われる。

【００７７】続いて、図５に、本発明の他の実施形態に
おけるセンスアンプ回路の、他の実施形態が有するセン
スアンプ回路１８ａを示す。

【００７８】このセンスアンプ回路１８ｂは、上記セン
スアンプ回路１８ａとほぼ同じ構成を有するものであ
り、同じ回路には同一符号を付して説明を省略する。

【００７９】このセンスアンプ回路１８ｂは、図２に示
したセンスアンプ回路１８ａの、イコライズ回路２３
と、２個のプリチャージ回路２４Ｌ、２４Ｒの代わり
に、１個のプリチャージ兼イコライズ回路２４を有して
いる。

【００８０】そのプリチャージ兼イコライズ回路２４
は、制御端子が共通の３個のＮＭＯＳトランジスタ３６
ａ、３６ｂ、３６Ｅを有しており、２個のＮＭＯＳトラ
ンジスタ３６ａ、３６ｂの一方の入出力端子は電源電圧
／２が印加される信号線ＢＬＥＱに共通に接続され、他
方の入出力端子は、それぞれ内部データ線ＳＡＢＬと反
転内部データ線ＳＡＢＬ＿に接続されている。また、残
りのＮＭＯＳトランジスタ３６Ｅの２つの入出力端子
は、それぞれ内部データ線ＳＡＢＬと反転内部データ線
ＳＡＢＬ＿に接続されている。

【００８１】以下、同じく、図中右側のメモリセルアレ
イ１２Ｒのメモリセルのデータをリフレッシュする場合
を例に挙げて、上記センスアンプ回路１８ｂの動作を説
明する。

【００８２】このセンスアンプ回路１８ｂにおいて、ま
ず、右方の接続回路２２Ｒと、左方の接続回路２２Ｌが
オンしており、また、弁別回路２０と入出力回路２６が
オフしている状態で、プリチャージ兼イコライズ回路２
４がオンしているものとする。

【００８３】その状態では、左方の接続回路２２Ｌと右
方の接続回路２２Ｒによって、ビット線ＲＢＬ、ＬＢＬ
及び反転ビット線ＲＢＬ＿、ＬＢＬは、内部データ線Ｓ
ＡＢＬ及び反転内部データ線ＳＡＢＬ＿に接続されてお
り、また、プリチャージ兼イコライズ回路２４によっ
て、内部データ線ＳＡＢＬと反転内部データ線ＳＡＢＬ
＿、及びビット線ＲＢＬ、ＬＢＬと反転ビット線ＲＢＬ
＿、ＬＢＬ＿とは、一緒に電源電圧／２にプリチャージ
及びイコライズされている。

【００８４】この状態から、まず、制御回路１６によっ
て、左方の接続回路２２Ｌとプリチャージ兼イコライズ
回路２４がオフし、ビット線ＬＢＬ及び反転ビット線Ｌ
ＢＬ＿が、内部データ線ＳＡＢＬ及び反転内部データ線
ＳＡＢＬ＿から切り離される。

【００８５】次いで、読み出し対象のメモリセル内のキ
ャパシタがビット線ＲＢＬ又は反転ビット線ＲＢＬ＿に
接続される。ここでは、電源電圧に充電されていたキャ
パシタがビット線ＲＢＬに接続されるものとすると、そ
のキャパシタの影響により、電源電圧／２であったビッ
ト線ＲＢＬの電圧が微少量上昇（又は降下）する。

【００８６】次いで、右方の接続回路２２Ｒがオフし、
内部データ線ＳＡＢＬ及び反転内部データ線ＳＡＢＬ＿
を、右方のビット線ＲＢＬ及び反転ビット線ＲＢＬ＿か
ら切り離した後、弁別回路２０を動作させ、内部データ
線ＳＡＢＬ及び反転内部データ線ＳＡＢＬ＿の電圧を弁
別する。

【００８７】このとき、上記図２の回路とは異なり、ビ
ット線ＲＢＬ及び反転ビット線ＲＢＬ＿はフローティン
グにされる。

【００８８】弁別終了後、右方の接続回路２２Ｒ内のＮ
ＭＯＳトランジスタ３４Ｒａだけをオンさせ、キャパシ
タが接続されているビット線ＲＢＬを内部データ線ＳＡ
ＢＬに接続し、そのキャパシタの再書き込みを行うと共
に、入出力回路２６によってデータの読み出しを行う。

【００８９】再書き込みの際、反転内部データ線ＳＡＢ
Ｌ＿は反転ビット線ＲＢＬ＿には接続せず、反転ビット
線ＲＢＬ＿の電圧を無駄に振幅させないようにする。な
お、上記ビット線ＲＢＬは、内部データ線ＳＡＢＬから
一旦切り離したが、ビット線ＲＢＬと内部データ線ＳＡ
ＢＬを接続した状態で、弁別を行うようにしてもよい。

【００９０】以上のように、このセンスアンプ回路１８
ｂにおいても、キャパシタが接続されたビット線ＲＢＬ
又は反転ビット線ＲＢＬ＿のいずれか一方の電圧が振幅
するだけで、他方は振幅させないため、消費電力を小さ
くすることができる。

【００９１】なお、上記実施例では、１つのセンスアン
プが２つのメモリセルアレイの間で共有され、時分割に
使用されるものであるが、本発明はこれに限定されず、
１つのメモリセルアレイに対して１つのセンスアンプを
設けるようにしてもよいし、１つのセンスアンプを３つ
以上のメモリセルアレイの間で共有し、時分割に使用す
るようにしてもよい。

【００９２】以上、本発明の半導体メモリ回路及びその
制御方法について詳細に説明したが、本発明は上記実施
例に限定されず、本発明の主旨を逸脱しない範囲におい
て、種々の改良や変更をしてもよい。

【００９３】

【発明の効果】メモリセルの読み込み、又は書き込みを
行う際の消費電力が小さい。

【図面の簡単な説明】

【図１】本発明の半導体メモリ回路の一実施例の構成概
念図

【図２】本発明の半導体メモリ回路で用いられるセンス
アンプ回路の一実施例の構成回路図

【図３】図２に示すセンスアンプ回路の動作を表す一実
施例のタイミングチャート

【図４】図２に示すセンスアンプ回路の動作を表す一実
施例の概念図

【図５】本発明の半導体メモリ回路の別の実施例の構成
概念図

【図６】従来のセンスアンプ回路の一例の構成回路図

【図７】従来のセンスアンプ回路の動作を表す一実施例
の概念図

【符号の説明】

１０……半導体メモリ回路 １２Ｒ、１２Ｌ……メモリセルアレイ １６……制御回路 １８、１８ａ、１８ｂ……センスアンプ回路 ２０……弁別回路 ２２Ｒ、２２Ｌ……接続回路 ２４Ｒ、２４Ｌ……プリチャージ回路 ２４Ｅ……イコライズ回路 ２４……プリチャージ兼イコライズ回路 ＬＢＬ、ＲＢＬ……ビット線 ＬＢＬ＿、ＲＢＬ＿……反転ビット線 ＳＡＢＬ……内部データ線 ＳＡＢＬ＿……反転内部データ線

Claims (3)

【特許請求の範囲】
1. 【請求項１】ワード線とビット線又は反転ビット線との
   交差位置に設けられているメモリセルと、 内部データ線と反転内部データ線との間に接続されてい
   る弁別回路と、 上記ビット線と上記内部データ線とを電気的に接続する
   第１のスイッチ回路と、 上記反転ビット線と上記反転
   内部データ線とを電気的に接続する第２のスイッチ回路
   と、 上記ビット線又は上記内部データ線に所定電圧を供給す
   るための第１の電圧供給回路と、 上記反転ビット線又は上記反転内部データ線に所定電圧
   を供給するための第２の電圧供給回路と、 上記ビット線と上記反転ビット線との間又は上記内部デ
   ータ線と上記反転内部データ線との間に接続されている
   イコライズ回路とを有し、上記ビット線に接続されてい
   るメモリセルのデータを弁別する際の上記弁別回路の弁
   別動作中には上記第２のスイッチ回路は非導通状態を維
   持し、上記反転ビット線に接続されているメモリセルの
   データを弁別する際の上記弁別回路の弁別動作中には上
   記第１のスイッチ回路は非導通状態を維持する半導体メ
   モリ回路。
2. 【請求項２】待機状態においては、上記ビット線、上記
   反転ビット線、上記内部データ線及び上記反転内部デー
   タ線は上記第１の電圧供給回路、上記第２の電圧供給回
   路及び上記イコライズ回路により上記所定電圧に保持さ
   れており、上記弁別回路の弁別動作開始前に上記第１の
   スイッチ回路及び上記第２のスイッチ回路の双方が非導
   通状態となり、その上記第１のスイッチ回路又は上記第
   ２のスイッチ回路の一方が導通状態となる請求項１に記
   載の半導体メモリ回路。
3. 【請求項３】上記弁別動作中に上記弁別回路から切り離
   されている上記ビット線又は上記反転ビット線は上記第
   １の電圧供給回路または上記第２の電圧供給回路により
   上記所定電圧に保持される請求項１又は２に記載の半導
   体メモリ回路。