CN104184461A - 一种小数分频器 - Google Patents

Abstract

本发明提供一种小数分频器，包括：产生控制信号的控制器、受所述控制器控制完成小数部分分频的相位内插器、对所述相位内插器输出信号整形的缓冲器以及连接于所述缓冲器实现整数部分分频的整数分频器。本发明的既可用于数字锁相环系统中，也可用于模拟锁相环系统中，避免了难于设计的基于TDC的数字锁相环系统，极大地简化了全数字锁相环系统的设计；避免了Δ-Σ调制器所产生的量化噪声，可以极大改善系统的量化噪声，优化系统性能。同时，相位内插器在设计过程中不需要额外的电路补偿，因此设计简单；而控制器逻辑简单，可通过Verilog代码实现，可重用性非常好。

Description

一种小数分频器

技术领域

本发明涉及集成电路领域，特别是涉及一种小数分频器。

背景技术

在无线射频通信领域，锁相环(Phase Lock Loop，PLL)是无线收发芯片中必不可少的组成部分。锁相环能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的范围内。目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。

传统的基于模拟电路的小数锁相环设计，以其更高的更好噪声性能、更快的锁定时间等优点，成为模拟锁相环的主流。但传统的模拟小数锁相环使用基于Δ-Σ调制器的小数分频器，Δ-Σ调制器带来的量化噪声极大地限制了模拟小数锁相环的性能提升。如何消除量化噪声或者寻求其他小数分频器架构，成为一大技术难题。

随着电路集成度的一步步提升，基于模拟电路的锁相环设计遇到越来越大的困难和挑战，而基于数字电路的全数字锁相环则以其低功耗、低面积、设计可重用性强等优点，得到越来越大的发展和应用。传统的数字锁相环均是基于时间数字转换器(Time to Digital Converter，TDC)，该模块能够精确量化相位差并将其转化为数字信号，但因其工作在射频频段，高精度的TDC设计，成为一大难点，给基于TDC的全数字锁相环设计带来极大的困难。而另一种全数字锁相环架构——开关型锁相环(bang-bang锁相环)，设计简单，其低功耗、低噪声都极具吸引力，但该架构局限于整数锁相环的应用。

合适的小数分频器的应用将使得bang-bang锁相环取代基于TDC的锁相环成为可能。因此，小数分频器的设计成为当前锁相环设计——不论是模拟锁相环还是数字锁相环——中的重点和难点，如何通过设计出一种适用于锁相环环路的小数分频器以提高锁相环的性能，已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种小数分频器，用于解决现有技术中锁相环设计复杂、功耗高、精度低、噪声高、兼容性差等问题。

为实现上述目的及其他相关目的，本发明提供一种小数分频器，所述小数分频器至少包括：

控制器、相位内插器、缓冲器、整数分频器；

所述控制器用于产生控制所述相位内插器的控制信号；

所述相位内插器连接于所述控制器，用于对输入信号插入相位，完成所述小数分频器小数部分的分频；

所述缓冲器连接于所述相位内插器，用于对所述相位内插器的输出信号进行缓冲及整形；

所述整数分频器连接于所述缓冲器，用于对所述缓冲器的输出信号进行整数分频，完成所述小数分频器整数部分的分频。

优选地，所述控制器包括累加器及连接于所述累加器的分配器，所述累加器对小数分频比控制信号进行累加，产生需要相移的相位代码并输出给所述分配器，所述分配器根据所述相位代码及所述小数分频比控制信号的最高2位信号进行相位分配，产生控制所述相位内插器移动象限的第一控制信号以及控制所述相位内插器移动相位的第二控制信号以及第三控制信号。

更优选地，所述累加器的小数分频比控制信号为7位的数字信号。

更优选地，所述第一控制信号为象限控制信号，所述第二控制信号为第一权重控制信号，所述第三控制信号为第二权重控制信号。

更优选地，所述分配器包括分配模块及连接于所述分配模块的解码模块。

更优选地，所述累加器及所述分配器的驱动时钟信号连接于所述整数分频器。

更优选地，所述分配器的时钟频率比所述累加器的时钟频率至少高4倍。

优选地，所述相位内插器的电路结构为类电流模式逻辑电路，包括2个负载，连接于所述2个负载的4组差分对，连接于各组差分对的开关以及由多个子电流源并联组成的尾电流源，通过对各开关管的控制选定相位移动的象限，通过对所述尾电流源的调节来实现在选定象限内进行相位移动，以此实现小数部分的分频。

优选地，所述相位内插器还连接4相位输入信号，所述4相位输入信号由锁相环环路中的压控振荡器输出信号经分频器后产生。

优选地，所述整数分频器由若干个除以2或除以3子分频器级联组成。

更优选地，所述子分频器为电流模式逻辑电路或真单时时钟电路。

如上所述，本发明的小数分频器，具有以下有益效果：

本发明的小数分频器既可用于数字锁相环系统中，也可用于模拟锁相环系统中。在数字锁相环系统中，本发明的小数分频器的应用使得小数型bang-bang数字锁相环的设计成为可能，避免了难于设计的基于TDC的数字锁相环系统，极大地简化了全数字锁相环系统的设计；在模拟锁相环系统中，本发明的小数分频器能够直接产生小数分频比，不需要使用Δ-Σ调制器，因此避免了Δ-Σ调制器所产生的量化噪声，可以极大改善系统的量化噪声，优化系统性能。同时，本发明的核心部分——相位内插器及其控制电路——的实现均很简单。相位内插器由于其自身优异的线性度特性，在设计过程中不需要额外的电路补偿，基于电流模式的相位内插器设计也不受高频限制，因此设计简单；而相位内插器控制电路通过数字电路实现，其电路逻辑并不复杂，通过Verilog代码实现的数字电路，其可重用性也非常好。

附图说明

图1显示为本发明的小数分频器的结构示意图。

图2显示为本发明的小数分频器中控制器的结构示意图。

图3显示为本发明的小数分频器中相位内插器的结构示意图。

图4显示为本发明的小数分频器的工作原理示意图。

图5显示为本发明的小数分频器中相位内插器的工作原理示意图。

图6显示为本发明的小数分频器中整数分频器的结构示意图。

元件标号说明

1    小数分频器

11   控制器

111  累加器

112  分配器

1121 分配模块

1122 解码模块

12   相位内插器

121  第一差分对

122  第二差分对

123  第三差分对

124                    第四差分对

125                    尾电流源

1251                   第五差分对

1252                   电流源

13                     缓冲器

14                     整数分频器

141                    第一除以2除法器

142                    第二除以2除法器

Npi                    小数分频比控制信号

ck1                    第一时钟信号

ck2                    第二时钟信号

en_0                   第一象限控制信号

en_90                  第二象限控制信号

en_180                 第三象限控制信号

en_270                 第四象限控制信号

weight_control_p<31:0> 第一权重控制信号

weight_control_n<31:0> 第二权重控制信号

in_0                   第一相位信号

in_90                  第二相位信号

in_180                 第三相位信号

in_270                 第四相位信号

Vddx                   电源

R                      负载

M1                     第一开关

M2                     第二开关

M3                     第三开关

M4                     第四开关

Out_PI                 缓冲器输的出信号

Out_div                整数分频的输出信号

n                      小数分频比控制信号的位数

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，本发明提供一种小数分频器1，所述小数分频器1至少包括：

控制器11、相位内插器12、缓冲器13、整数分频器14。

所述控制器11用于产生控制所述相位内插器12的控制信号；

所述相位内插器12连接于所述控制器11，用于对输入信号插入相位，完成所述小数分频器1小数部分的分频；

所述缓冲器13连接于所述相位内插器12，用于对所述相位内插器12的输出信号进行缓冲及整形；

所述整数分频器14连接于所述缓冲器13，用于对所述缓冲器的输出信号进行整数分频，完成所述小数分频器1整数部分的分频，最终输出信号Out_div的频率即为包括整数部分和小数部分的小数分频频率。

如图1～图2所示，所述控制器11包括累加器111及连接于所述累加器111的分配器112，所述分配器112包括分配模块1121及连接于所述分配模块1121的解码模块1122。所述控制器11的输入信号为小数分频比控制信号Npi、第一时钟信号ck1及第二时钟信号ck2，输出信号为所述相位内插器12的第一控制信号、第二控制信号及第三控制信号。

所述小数分频比控制信号Npi的位数n决定了所述小数分频器1的相位精度；所述小数分频比控制信号Npi的值决定了所述小数分频器1每过一个时钟周期，相位移动的量；其位数n及值可根据不同的电路要求做限定。在本实施例中，设定所述小数分频比控制信号Npi为0000001，即位数为7，值为1。在本实施例中，以7位的数字信号来表示360°，即相位精度为360÷2ⁿ＝360÷2⁷＝2.8125°；每过一个时钟周期相位移动Npi×360÷2ⁿ＝1×360÷2⁷＝2.8125°(在时域上表现为Npi÷2ⁿ×Tin)。

如图2所示，所述累加器111对7位的所述小数分频比控制信号Npi进行累加，产生相位移动代码，所述相位移动代码所表示的相位移动范围在90°以内，并输出给所述分配器112。所述分配器112接收所述相位移动代码以及所述小数分频比控制信号Npi的最高2位，对相位进行分配。所述小数分频比控制信号Npi的最高2位表示每次相位移动的象限，在本实施例中，当最高2位为00时，相位移动范围在90°以内，即第一象限；当最高2位为01时，相位移动范围在90°～180°，即第二象限；当最高2位为10时，相位移动范围在180°～270°，即第三象限；当最高2位为11时，相位移动范围在270°～360°，即第四象限。当所述小数分频比控制信号Npi代表的相位处在第一象限时，不需要分配相移，可以直接进行相位移动。当所述小数分频比控制信号Npi代表的相位处在其他象限时，则需要根据所述小数分频比控制信号Npi所处的象限位置，分2步、3步或者4步进行相位移动。以第四象限的相移为例，第一次移动90°，第二次在第一次的基础上再移动90°，第三次在第二次的基础上再移动90°，第四次相移则直接移动累加器111提供的相位值。以此通过所述分配模块1121及所述解码模块1122产生控制所述相位内插器12的第一控制信号、第二控制信号及第三控制信号，所述第一控制信号为象限控制信号，用于选定相位移动的象限，所述象限控制信号为4位总线信号；所述第二控制信号为第一权重控制信号weight_control_p<31:0>，所述第三控制信号为第二权重控制信号weight_control_n<31:0>，同时作用，用于控制在选定象限内相位移动的量，由于本实施例中的相位精度设定为2.8125°，因此所述第一权重控制信号weight_control_p<31:0>及所述第二权重控制信号weight_control_n<31:0>为32位总线信号。在本实施例中，所述小数分频比控制信号Npi为0000001，值为1，最高2位为00，即在第一象限内移动2.8125°。

当所述小数分频比控制信号Npi的值大于32，即大于0100000时，每个时钟周期内移动的相位介于90°～360°之间，如果通过一次相位移动即到位，由于移动的相位差过大，所述相位内插器12很容易产生毛刺，甚至造成功能性错误。因此，本发明采用分步相移的方法，将每次相位的移动控制在90°以内(包括90°)。以350°为例，分四次移动，前三次分别移动90°，最后一次移动80°。这样，每次移动的相位差均控制在90°以内，可以极大降低相位内插器12的设计难度，保证电路在工艺参数、电源电压和温度(PVT)变化的条件下，均能正常工作。

所述第一时钟信号ck1连接于所述累加器111，作为所述累加器111的驱动时钟信号；所述第二时钟信号ck2连接于所述分配器112，作为所述分配器112内的所述分配模块1121及所述解码模块1122的驱动时钟信号。所述第一时钟信号ck1及所述第二时钟信号ck2可以由外部电路产生，也可以在内部另外增加时钟信号的产生电路获得，在本实施例中，所述第一时钟信号ck1及所述第二时钟信号ck2由所述整数分频器14产生，所述累加器111的驱动时钟直接由所述整数分频器14的输出信号提供，而所述分配器112的驱动时钟由所述整数分频器14内部引出，可有效节省空间，简化电路。由于相位的移动至多需要四次完成，因此所述第二时钟信号ck2的频率必须至少是所述第一时钟信号ck1频率的4倍。

所述控制器11可使用Verilog程序语言编写，通过数字电路实现，通过代码的优化，所述分配器112可工作于时钟频率为所述累加器111频率4倍或4倍以上的任意频率下，而不需要额外修改程序代码。

如图1所示，所述相位内插器12连接于所述控制器11，受各象限控制信号及各权重控制信号的控制。所述相位内插器12的输入信号为4相位信号，相位差为90°，分别为第一相位信号in_0、第二相位信号in_90、第三相位信号in_180及第四相位信号in_270。所述第一相位信号in_0、所述第二相位信号in_90、所述第三相位信号in_180及所述第四相位信号in_in_270由锁相环环路中的压控振荡器经过除2预分频器(pre-scalar)产生。

图3所示，在本实施例中，所述相位内插器12的电路结构为类电流模式逻辑(Current ModeLogic，CML)电路，包括2个负载R，各负载R的一端连接电源Vddx，另一端连接4组差分对，各差分对的输入信号为4相位信号。第一差分对121的正相输入端与第二差分对122的反相输入端相连，第一差分对121的反相输入端与第二差分对122的正相输入端相连，分别连接所述第一相位信号in_0及所述第三相位信号in_180；第三差分对123的正相输入端与第四差分对124的反相输入端相连，第三差分对123的反相输入端与第四差分对124的正相输入端相连，分别连接所述第二相位信号in_90及所述第四相位信号in_270。各差分对的源端分别连接一个开关，所述开关分别受各象限控制信号控制，与所述第一差分对121相连的第一开关M1受第一象限控制信号en_0控制；与所述第二差分对122相连的第二开关M2受第三象限控制信号en_180控制；与所述第三差分对123相连的第三开关M3受第二象限控制信号en_90控制；与所述第四差分对124相连的第四开关M4受第四象限控制信号en_270控制。通过所述开关的选择可选定需要进行相位移动的象限。所述第一开关M1与所述第二开关M2连接后与尾电流源125的一个输出端相连，所述第三开关M3与所述第四开关M4连接后与尾电流源125的另一个输出端相连，所述尾电流源125由32个子电流源并联构成，所述子电流源的结构完全一致，包括第五差分对1251及连接于所述第五差分对1251公共端的电流源1252，所述电流源1252的另一端接地。所述尾电流源125的控制端分别连接所述第一权重控制信号weight_control_p<31:0>及所述第二权重控制信号weight_control_n<31:0>。所述第一权重控制信号weight_control_p<31:0>及所述第二权重控制信号weight_control_n<31:0>共同作用，用于分别调节所述尾电流源125输出的两路电流，以此控制输出端充放电时间达到移动相位的目的，所述第一权重控制信号weight_control_p<31:0>及所述第二权重控制信号weight_control_n<31:0>为32位的总线，通过32位中“0”及“1”的个数的变化来体现权重的大小，必须保证所述第一权重控制信号weight_control_p<31:0>及所述第二权重控制信号weight_control_n<31:0>中“0”的总数为32个，“1”的总数也为32个。

所述相位内插器12的数字信号功能表如下：

当所述第一象限控制信号en_0及所述第二象限控制信号en_90为高(起作用)，所述第三象限控制信号en_180及所述第四象限控制信号en_270为低(不起作用)时，所述第一权重控制信号weight_control_p<31:0>及所述第二权重控制信号weight_control_n<31:0>的变化可以导致输出信号相位发生0°～90°的变化(即第一象限内变化)。当所述第一权重控制信号weight control p<31:0>全为高，所述第二权重控制信号weight control n<31:0>全为低时(表格中简化表示为p:n＝32:0，即“1”的数量)，输出信号相位为0°；当所述第一权重控制信号weightcontrol p<31:0>全为低，所述第二权重控制信号weight control n<31:0>全为高时(表格中简化表示为p:n＝0:32)，输出信号相位为90°。而当所述第一权重控制信号weight_control_p<31:0>及所述第二权重控制信号weight_control_n<31:0>在这两者中间变化时，即p由32降至0，而n由0升至32(注意需保证p+n＝32不变)，相位在0°～90°间变化。当p:n＝16:16，即所述第一权重控制信号weight_control_p<31:0>及所述第二权重控制信号weight_control_n<31:0>各有一半为高，一半为低时，输出相位为45°。

如图5所示，为所述相位内插器12中相位从0°到90°移动的示意图，当所述第一权重控制信号weight control p<31:0>全为高，所述第二权重控制信号weight control n<31:0>全为低时，输出信号相位为0°，当所述第一权重控制信号weight control p<31:0>31个为高、1个为低，所述第二权重控制信号weight control n<31:0>31个为低，1个为高时，输出相位为2.8125°，以此类推。

其他象限的控制方法基本一致，在此不一一赘述，需要注意的是，不同象限相位的变化方向可能不同，以第二象限为例，相位由高向低变化。所述第二象限控制信号en_90及所述第三象限控制信号en_180为高(起作用)，所述第一象限控制信号en_0及所述第四象限控制信号en_270为低(不起作用)。当所述第一权重控制信号weight control p<31:0>全为高，所述第二权重控制信号weight control n<31:0>全为低时，输出信号相位为180°；当所述第一权重控制信号weight control p<31:0>全为低，所述第二权重控制信号weight control n<31:0>全为高时，输出信号相位为90°。而当所述第一权重控制信号weight_control_p<31:0>及所述第二权重控制信号weight_control_n<31:0>在这两者中间变化时，即p由32降至0，而n由0升至32，相位从180°变为90°。

如图1所示，所述缓冲器13连接于所述相位内插器12，用于对所述相位内插器12的输出信号进行整形。

在本实施例中，所述第一象限控制信号en_0及所述第二象限控制信号en_90为高(起作用)，所述第三象限控制信号en_180及所述第四象限控制信号en_270为低(不起作用)，所述第一权重控制信号weight control p<31:0>中有31个“1”，1个“0”；所述第二权重控制信号weight control n<31:0>中有1个“1”，31个“0”。如图4所示，以所述第一相位信号in_0(0相位)为基准，所述相位内插器12经所述缓冲器13整形后输出波形在第一象限插入相位2.8125°，在时域上表现为1/128×Tin，且每个分频周期内都会插入增量1/128×Tin。

如图1所示，所述整数分频器14连接于缓冲器13，用于对所述缓冲器的输出信号Out_PI做整数分频。在本实施例中，所述整数分频器14做4分频，如图4所示，所述整数分频器的输出信号Out_div的频率为所述缓冲器的输出信号Out_PI频率的1/4，所述整数分频器的输出信号Out_div在时域上表现为(4+1/128)Tin，经过第二次分频后，所述整数分频器的输出信号Out_div在时域上又增加1/128×Tin，相对于输入周期在时域上推迟了2/128×Tin，依次类推。

所述整数分频器14可以是任意能实现整数分频的电路，例如可由多个除以2或除以3子分频器级联组成，根据分频比的不同，可将多个除以2子分频器或除以3子分频器进行组合后级联；根据使用目的不同，所述子分频器可以选用电流模式逻辑电路(CML)或真单时时钟电路(True Signal Phase Clock，TSPC)。

如图6所示，在本实施例中，所述整数分频器14由2个除以2除法器级联组成，实现4分频功能。第一除以2除法器141受控制信号mod1及R1控制，输出频率为Fo1，第二除以2除法器142受控制信号mod2及R2控制，最终输出频率为Fdiv。

本发明的小数分频器主要分四个部分，即控制器、相位内插器、缓冲器及整数分频器。其中，相位内插器及控制器完成小数分频比中的小数部分；整数分频器完成小数分频比中的整数部分，小数部分与整数部分通过缓冲器连接。相位精度与移动量由所述小数分频比控制信号Npi决定，对于特定输入的所述小数分频比控制信号Npi而言，每过一个时钟周期，所述相位内插器输出信号的相位移动Npi×360÷2ⁿ(即相当于时域上时间移动Npi÷2ⁿ×Tin)，由此，便可精确产生小数分频比。本发明的小数分频器中，所述相位内插器及所述控制器起着至关重要的作用，其中，所述相位内插器由类CML缓冲器电路组成，输入信号为相差90°的4相位方波信号，该电路有两组控制信号，其中一组控制信号控制所述相位内插器输出信号的相位象限(共四个象限，合360°)，该信号由4个比特位组成；另一组控制信号控制所述相位内插器的尾电流分配，该尾电流有32个子电流源并联组成，每个电流源均由一对控制信号控制，因此该控制信号由32对比特位组成。在这两组控制信号的控制下，所述相位内插器可以产生任意相位的输出信号。而这两组控制信号，均由所述控制器产生，控制器在时钟的控制下，通过对7比特输入信号进行累加和再分配，每隔一个时钟周期产生这两组控制信号，控制所述相位内插器的输出相位依次推进，直接完成小数分频。

相较于传统的基于Δ-Σ调制器的小数分频器，本发明通过相位内插器的使用，直接产生所需要的小数分频比，避免了Δ-Σ结构的整数之间跳动平均造成的量化误差问题。同时由于本发明所述的小数分频器的使用，使得全数字小数bang-bang锁相环的实现成为可能，将极大地简化了全数字锁相环的设计，同时获得低功耗、高性能等各方面优势。

本发明的小数分频器可用于全数字锁相环系统中，使得小数型bang-bang数字锁相环的设计成为可能，避免了难于设计的基于TDC的数字锁相环系统，极大地简化了全数字锁相环系统的设计。同时，本发明所提出的基于PI的小数分频器能够直接产生小数分频比，不需要使用Δ-Σ调制器，因此避免了Δ-Σ调制器所产生的量化噪声，因此，本发明也可用于模拟小数锁相环系统中，可以极大改善系统的量化噪声，优化系统性能。

本发明的核心部分——相位内插器及控制电路——的实现均很简单，相位内插器由于其自身优异的线性度特性，在设计过程中不需要额外的电路补偿，基于电流模式的相位内插器设计也不受高频限制，因此设计简单；而控制电路通过数字电路实现，其电路逻辑并不复杂，通过Verilog代码实现的数字电路，其可重用性也非常好。

综上所述，本发明提供一种小数分频器，至少包括：控制器、相位内插器、缓冲器、整数分频器。所述控制器用于产生控制所述相位内插器的控制信号；所述相位内插器连接于所述控制器，用于完成所述小数分频器小数部分的分频；所述缓冲器连接于所述相位内插器，用于对所述相位内插器的输出信号进行缓冲及整形；所述整数分频器连接于所述缓冲器，用于完成所述小数分频器整数部分的分频。本发明的小数分频器既可用于数字锁相环系统中，也可用于模拟锁相环系统中。在数字锁相环系统中，本发明的小数分频器的应用使得小数型bang-bang数字锁相环的设计成为可能，避免了难于设计的基于TDC的数字锁相环系统，极大地简化了全数字锁相环系统的设计；在模拟锁相环系统中，本发明的小数分频器能够直接产生小数分频比，不需要使用Δ-Σ调制器，因此避免了Δ-Σ调制器所产生的量化噪声，可以极大改善系统的量化噪声，优化系统性能。同时，本发明的核心部分——相位内插器及其控制电路——的实现均很简单。相位内插器由于其自身优异的线性度特性，在设计过程中不需要额外的电路补偿，基于电流模式的相位内插器设计也不受高频限制，因此设计简单；而相位内插器控制电路通过数字电路实现，其电路逻辑并不复杂，通过Verilog代码实现的数字电路，其可重用性也非常好。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种小数分频器，其特征在于，所述小数分频器至少包括：

控制器、相位内插器、缓冲器、整数分频器；

所述控制器用于产生控制所述相位内插器的控制信号；

所述相位内插器连接于所述控制器，用于对输入信号插入相位，完成所述小数分频器小数部分的分频；

所述缓冲器连接于所述相位内插器，用于对所述相位内插器的输出信号进行缓冲及整形；

所述整数分频器连接于所述缓冲器，用于对所述缓冲器的输出信号进行整数分频，完成所述小数分频器整数部分的分频。

2.根据权利要求1所述的小数分频器，其特征在于：所述控制器包括累加器及连接于所述累加器的分配器，所述累加器对小数分频比控制信号进行累加，产生需要相移的相位代码并输出给所述分配器，所述分配器根据所述相位代码及所述小数分频比控制信号的最高2位信号进行相位分配，产生控制所述相位内插器移动象限的第一控制信号以及控制所述相位内插器移动相位的第二控制信号以及第三控制信号。

3.根据权利要求2所述的小数分频器，其特征在于：所述累加器的小数分频比控制信号为7位的数字信号。

4.根据权利要求2所述的小数分频器，其特征在于：所述第一控制信号为象限控制信号，所述第二控制信号为第一权重控制信号，所述第三控制信号为第二权重控制信号。

5.根据权利要求2所述的小数分频器，其特征在于：所述分配器包括分配模块及连接于所述分配模块的解码模块。

6.根据权利要求2所述的小数分频器，其特征在于：所述累加器及所述分配器的驱动时钟信号连接于所述整数分频器。

7.根据权利要求6所述的小数分频器，其特征在于：所述分配器的时钟频率比所述累加器的时钟频率至少高4倍。

8.根据权利要求1所述的小数分频器，其特征在于：所述相位内插器的电路结构为类电流模式逻辑电路，包括2个负载，连接于所述2个负载的4组差分对，连接于各组差分对的开关以及由多个子电流源并联组成的尾电流源，通过对各开关管的控制选定相位移动的象限，通过对所述尾电流源的调节来实现在选定象限内进行相位移动，以此实现小数部分的分频。

9.根据权利要求1所述的小数分频器，其特征在于：所述相位内插器还连接4相位输入信号，所述4相位输入信号由锁相环环路中的压控振荡器输出信号经分频器后产生。

10.根据权利要求1所述的小数分频器，其特征在于：所述整数分频器由若干个除以2或除以3子分频器级联组成。

11.根据权利要求10所述的小数分频器，其特征在于：所述子分频器为电流模式逻辑电路或真单时时钟电路。