CN101854158A - 一种d型触发器单元以及具有d型触发器单元的分频器 - Google Patents

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任铮
胡少坚
周伟
曹永峰
顾学强
王勇
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Abstract

本发明提供了一种D型触发器单元包括：第一两输入与非门、第二两输入与非门、第一反相器、第二反相器、第三反相器、以及第一D型触发器。本发明还提供了一种具有D型触发器单元的分频器，能够通过一组N位两进制数字信号M输入分频数，将其输入频率除以M+1，以生成输出频率。该具有D型触发器单元的分频器包括：N个级联的D型触发器单元，逻辑门电路以及内部复位电路。该D型触发器单元能用更少的器件实现较为复杂的电路，减少电路复杂程度和流片使用面积。该多位可编程、模块化的分频器能够实现从1到2N范围内的任意一个整数分频的，能够满足射频电路高速、结构简单的需求。

Description

一种D型触发器单元以及具有D型触发器单元的分频器
技术领域
本发明涉及无线收发电路技术领域，特别是涉及一种锁相环中的分频器。
背景技术
为了实现高质量的无线电通信，减少各种外界因素对传输信号的干扰，近代通信系统往往要求通信机具有大量的，可供用户选择和迅速更换的载频振荡信号，而频率合成技术是能够实现上述要求的一种电路技术。它适用于空间通信雷达测量、遥测遥控、卫星导航和数字通信等先进的电子系统中。目前应用最广泛的是基于锁相环的频率合成技术，它能够合成很高的频率，同时相位噪声也比较小，高速、宽分频范围的可编程频率分频器设计一直是锁相环设计中的难点。在整数型频率合成器当中，可编程分频器实现了频率合成器输出信号的可编程，它的工作速度限制了频率合成器输出信号的最高频率，它的相位噪声影响频率合成器的带内相位噪声。
目前高速可编程分频器主要包括基于双模预分频的可编程分频器和基于基本分频单元的多模可编程分频器两种结构，前者因其高速、结构简单等特点，被广泛应用在射频频率综合器当中。但其仅能在两种分频数之间切换，无法实现更大范围的分频数可编程。后者则存在速度偏慢的缺点。
发明内容
为了适应射频电路设计的需求，本发明提出了一种能够满足射频电路高速、结构简单的需求，并且能够实现从1到2N范围内的任意一个整数分频的多位可编程、模块化的分频器。本发明更提出了一种D型触发器单元。本发明提出的分频器具有D型触发器单元。
本发明涉及的D型触发器单元包括：第一两输入与非门、第二两输入与非门、第一反相器、第二反相器、第三反相器、以及第一D型触发器。该D型触发器单元的设置端与负载端分别连接至该第一两输入与非门的两个输入端，该D型触发器单元的设置端连接至该第二反相器的输入端，该第二反相器的输出端与负载端分别连接至第二两输入与非门的两个输入端；该第一两输入与非门的输出端连接至第一反相器的输入端，第二两输入与非门的输出端连接至第三反相器的输入端，该第一反相器的输出端连接至第一D型触发器的零位有效设置端，第三反相器的输出端连接至第一D型触发器的零位有效置零端。
优选地，在所述的D型触发器单元中，该第一D型触发器的数据控制端为D型触发器单元的数据控制端，该第一D型触发器的时钟信号输入端为该D型触发器单元的时钟信号输入端，该第一D型触发器的正相输出端为D型触发器单元的正相输出端，第一D型触发器的反相输出端为D型触发器单元的反相输出端。
本发明涉及的具有D型触发器单元的分频器能够通过一组N位两进制数字信号M输入分频数，将其输入频率除以M+1，以生成输出频率。其中，N为大于1的整数，M大于等于1小于2N。该具有D型触发器单元的分频器包括：N个级联的D型触发器单元，逻辑门电路，内部复位电路；前一级D型触发器单元的正相输出端连接到后一级D型触发器单元的时钟信号输入端；第一直到第N个D型触发器单元的正相输出端与该内部复位电路的输入端相连，每个D型触发器单元的反相输出端连接到各自D型触发器单元的数据输入端；N位两进制数字信号控制端的最高位至最低位依次连接到第一D型触发器单元至第N个D型触发器单元的设置端；N个D型触发器单元的负载端、内部复位电路的输出端以及分频器电路的输出端相连。
优选地，在所述的具有D型触发器单元的分频器中的内部复位电路包括：第二D型触发器，一三输入与非门，第四反相器，一N-1端或非门，第五反相器。第一D型触发器单元的正相输出端至第N-1个D型触发器单元的正相输出端分别与N-1端或非门的N-1个输入端相连；第N个D型触发器单元的正相输出端与第四反相器输入端相连；N-1端或非门的输出端、第四反相器的输出端、第二D型触发器的正相输出端与该三输入与非门的输入端相连；该三输入与非门的输出端与第二D型触发器的数据输入端相连；第二D型触发器的正相输出端连接到第五反相器的输入端；第五反相器的输出端、内部复位电路的输出端以及N个D型触发器单元的负载端相连。
本发明提供的D型触发器单元以及具有D型触发器单元的分频器。D型触发器单元较普通D型触发器多了两个控制端，使用该D型触发器单元能用更少的器件实现较为复杂的电路，减少电路复杂程度和流片使用面积。
本发明提供的包含N个级联D型触发器单元的多位可编程、模块化的分频器能够实现1到2N范围内的任意一个整数分频，满足射频电路高速、结构简单的需求。
附图说明
图1为D型触发器单元电路结构示意图；
图2为N＝3时的具有D型触发器单元的分频器示意图；以及
图3为N＝3时选定分频数为M＝6(110)的可编程分频器电路工作时序示意图。
具体实施方式
下面参照附图，对本发明的具体实施方式作进一步的详细描述。在整个描述中，相同的附图标记表示相同的部件。
图1为D型触发器单元电路结构示意图。参照图1，D型触发器单元100包括：第一两输入与非门101、第二两输入与非门102、第一反相器103、第二反相器104、第三反相器105、以及第一D型触发器106。
第一D型触发器106的数据控制端107为D型触发器单元100的数据控制端，第一D型触发器106的时钟信号输入端(CLK)108为D型触发器单元100的时钟信号输入端，第一D型触发器106的正相输出端109为D型触发器单元100的正相输出端，第一D型触发器106的反相输出端110为D型触发器单元100的反相输出端。D型触发器单元100的设置(SET)端111与负载(Load)端112分别连接至第一两输入与非门101的两个输入端，D型触发器单元100的设置(SET)端111连接至第二反相器104的输入端，第二反相器104的输出端与负载(Load)端112分别连接至第二两输入与非门102的两个输入端；第一两输入与非门101的输出端连接至第一反相器103的输入端，第二两输入与非门102的输出端连接至第三反相器105的输入端，第一反相器103的输出端连接至第一D型触发器106的零位有效设置(SET)端，第三反相器105的输出端连接至第一D型触发器106的零位有效置零端。D型触发器单元100较普通D型触发器多了两个控制端，使用该D型触发器单元100能用更少的器件实现较为复杂的电路，减少电路复杂程度和流片使用面积。
本发明涉及的具有D型触发器单元100的分频器能够通过一组N位两进制数字信号M输入分频数，将其输入频率除以M+1，以生成输出频率。其中，N为大于1的整数，M大于等于1小于2N。它是能够实现从1到2N范围内的任意一个整数分频的多位可编程、模块化的分频器。该具有D型触发器单元100的分频器包括：N个级联的D型触发器单元，逻辑门电路，内部复位电路；前一级D型触发器单元的正相输出端连接到后一级D型触发器单元的时钟信号输入端；第一直到第N个D型触发器单元的正相输出端与该内部复位电路的输入端相连，每个D型触发器单元的反相输出端连接到各自D型触发器单元的数据输入端；N位两进制数字信号控制端的最高位至最低位依次连接到第一D型触发器单元至第N个D型触发器单元的设置端；N个D型触发器单元的负载端、内部复位电路的输出端以及分频器电路的输出端相连。在本实施例中，取N＝3，图2为N＝3时的具有D型触发器单元的分频器示意图。参照图2，具有D型触发器单元100的分频器200包括：第一D型触发器单元201、第二D型触发器单元202、第三D型触发器单元203、逻辑门电路(图中未画出)、内部复位电路204。
第一D型触发器单元201的第一正相输出端205连接到第二D型触发器单元的时钟信号输入端(CLK)；第二D型触发器单元202的第二正相输出端206连接到第三D型触发器单元203的时钟信号输入端(CLK)；第一D型触发器单元201的第一正相输出端205、第二D型触发器单元202的第二正相输出端206、第三D型触发器单元203的第三正相输出端207与内部复位电路204的输入端相连；第一D型触发器单元201的第一反相输出端208连接到第一D型触发器单元201的数据输入端；第二D型触发器单元202的第二反相输出端209连接到第二D型触发器单元202的数据输入端；第三D型触发器单元203的第三反相输出端210连接到第三D型触发器单元203的数据输入端；3位两进制数字信号控制端211的最高位N<2>连接到第一D型触发器单元201的设置(SET)端；3位两进制数字信号控制端211的次高位N<1>连接到第二D型触发器单元202的设置(SET)端；3位两进制数字信号控制端211的最低位N<0>连接到第三D型触发器单元203的设置(SET)端；第一D型触发器单元201的负载(Load)端、第二D型触发器单元202的负载(Load)端、第三D型触发器单元203的负载(Load)端、内部复位电路204的输出端212以及分频器200电路的输出端相连。
内部复位电路204包括：第二D型触发器213，一三输入与非门214，第四反相器215，一两输入或非门216，第五反相器217。
第一D型触发器单元201的第一正相输出端205、第二D型触发器单元202的第二正相输出端206分别与两输入或非门216的两个输入端相连；第三D型触发器单元203的第三正相输出端207与第四反相器215的输入端相连；两输入或非门216的输出端、第四反相器215的输出端、第二D型触发器213的第四正相输出端218分别与三输入与非门214的三个输入端相连；三输入与非门214的输出端与第二D型触发器213的数据输入端相连；第二D型触发器213的正相输出端连接到第五反相器217的输入端；第一D型触发器单元201的负载(Load)端、第二D型触发器单元202的负载(Load)端、第三D型触发器单元203的负载(Load)端、第五反相器217的输出端以及内部复位电路204的输出端相连。
图3为N＝3时选定分频数为M＝6(110)的可编程分频器电路工作时序示意图。参照图3，选定M＝6(110)，则第一D型触发器单元201的设置(SET)端输入“1”；第二D型触发器单元202的设置(SET)端输入“1”；第三D型触发器单元203的设置(SET)端输入“0”。实现了M+1＝7的7分频。通过改变M的数值，本实例可实现从1到8的整数分频。
在本发明的其他实例中，本领域中的普通技术人员应该理解，分频器200不仅仅局限在能够实现从1到8的整数分频，还可以能够实现从1到2N范围内的任意一个整数分频。
综上所述，本发明提供的多位可编程、模块化的分频器200能够根据需求，实现1到2N范围内的任意一个整数分频，且能够满足射频电路高速、结构简单的需求。

Claims (5)

1.一种D型触发器单元，其特征在于，包括：第一两输入与非门、第二两输入与非门、第一反相器、第二反相器、第三反相器、以及第一D型触发器；所述D型触发器单元的设置端与负载端分别连接至所述第一两输入与非门的两个输入端，所述D型触发器单元的设置端连接至所述第二反相器的输入端，所述第二反相器的输出端与负载端分别连接至所述第二两输入与非门的两个输入端；所述第一两输入与非门的输出端连接至所述第一反相器的输入端，所述第二两输入与非门的输出端连接至所述第三反相器的输入端，所述第一反相器的输出端连接至所述第一D型触发器的零位有效设置端，所述第三反相器的输出端连接至所述第一D型触发器的零位有效置零端。
2.如权利要求1所述的D型触发器单元，其特征在于，所述第一D型触发器的数据控制端为D型触发器单元的数据控制端，所述第一D型触发器的时钟信号输入端为所述D型触发器单元的时钟信号输入端，所述第一D型触发器的正相输出端为所述D型触发器单元的正相输出端，所述第一D型触发器的反相输出端为所述D型触发器单元的反相输出端。
3.一种具有D型触发器单元的分频器，其特征在于，包括：N个级联的D型触发器单元，逻辑门电路，内部复位电路；其中，N为大于1的整数，前一级D型触发器单元的正相输出端连接到后一级D型触发器单元的时钟信号输入端；第一至第N个D型触发器单元的正相输出端与所述内部复位电路的输入端相连；每个D型触发器单元的反相输出端连接到各自D型触发器单元的数据输入端；N位两进制数字信号控制端的最高位至最低位依次连接到第一D型触发器单元至第N个D型触发器单元的设置端；N个D型触发器单元的负载端、内部复位电路的输出端以及分频器电路的输出端相连。
4.如权利要求3所述的具有D型触发器单元的分频器，其特征在于，所述具有D型触发器单元的分频器通过一组N位两进制数字信号M输入分频数，将其输入频率除以M+1，以生成输出频率，其中，M大于等于1小于2N。
5.如权利要求3所述的具有D型触发器单元的分频器，其特征在于，所述的内部复位电路包括：第二D型触发器，一三输入与非门，第四反相器，一N-1端或非门，第五反相器；第一D型触发器单元的正相输出端至第N-1个D型触发器单元的正相输出端分别与N-1端或非门的N-1个输入端相连；第N个D型触发器单元的正相输出端与第四反相器输入端相连；N-1端或非门的输出端、第四反相器的输出端、第二D型触发器的正相输出端与所述三输入与非门的输入端相连；所述三输入与非门的输出端与第二D型触发器的数据输入端相连；第二D型触发器的正相输出端连接到第五反相器的输入端；第五反相器的输出端、内部复位电路的输出端以及N个D型触发器单元的负载端相连。
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