CN220139537U - 一种分频电路、分频器及分频系统 - Google Patents

Abstract

本实用新型提供一种分频电路、分频器及分频系统，包括：反馈选择模块；延时模块，其输入端通信连接于所述反馈选择模块的输出端，所述延时模块包括至少一个延时D触发器，所述延时D触发器的输出信号通信连接于所述反馈选择模块；恢复模块，其输入端通信连接于所述延时模块的输出端；输出模块，其输入端通信连接于所述延时模块、所述恢复模块的输出端；其中，当所述延时D触发器的数量为多个时，多个所述延时D触发器依次通信连接，时钟输入信号通信连接于所述延时模块、所述恢复模块以及所述输出模块的输入端。通过本实用新型公开的一种分频电路、分频器及分频系统，能够调整时钟输出信号的占空比。

Description

一种分频电路、分频器及分频系统

技术领域

本实用新型涉及分频技术领域，特别是涉及一种分频电路、分频器及分频系统。

背景技术

分频器可以用于时钟输入信号的时钟频率进行调整，将高时钟频率的时钟输入信号转换为低时钟频率的时钟输出信号的电路模块。目前常用的分频器有计数器、双模预定标器和多模预定标器等。目前的分频器的架构存在时钟输出信号的占空比失调的问题，无法满足部分分频系统的需求。因此，存在待改进之处。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种分频电路、分频器及分频系统，能够调整时钟输出信号的占空比。

为实现上述目的及其他相关目的，本实用新型提供一种分频电路，包括：

反馈选择模块；

延时模块，其输入端通信连接于所述反馈选择模块的输出端，所述延时模块包括至少一个延时D触发器，所述延时D触发器的输出信号通信连接于所述反馈选择模块；

恢复模块，其输入端通信连接于所述延时模块的输出端；

输出模块，其输入端通信连接于所述延时模块、所述恢复模块的输出端；

其中，当所述延时D触发器的数量为多个时，多个所述延时D触发器依次通信连接，时钟输入信号通信连接于所述延时模块、所述恢复模块以及所述输出模块的输入端。

在本实用新型一实施例中，当输出1分频比的时钟输出信号时，所述分频电路进入第一分频模式，所述第一分频模式为所述输出模块通过所述恢复模块通信连接于所述时钟输入信号。

在本实用新型一实施例中，当输出2n分频比的时钟输出信号时，所述分频电路进入第二分频模式，所述第二分频模式为所述反馈选择模块的输入端通信连接于第n个所述延时D触发器的输出端，所述输出模块的输入端通信连接于所述延时模块的输出端，其中，n为正整数。

在本实用新型一实施例中，当输出2n+1分频比的时钟输出信号时，所述分频电路进入第三分频模式，所述第三分频模式为所述反馈选择模块的输入端通信连接于第n个与第n+1个所述延时D触发器的输出端，所述输出模块的输入端通过所述恢复模块通信连接于所述延时模块的输出端。

在本实用新型一实施例中，所述反馈选择模块包括：

单信号选择单元，通信连接于第2n-1个所述延时D触发器的输出端；

双信号选择单元，通信连接于第2n个所述延时D触发器的输出端；以及

或非门电路，其输入端通信连接于所述单信号选择单元、所述双信号选择单元的输出端，所述或非门电路的输出端通信连接于所述延时模块的输入端。

在本实用新型一实施例中，所述单信号选择单元与所述双信号选择单元结构相同，所述单信号选择单元包括：

反馈多路选择器，通信连接于第2n-1个所述延时D触发器的输出端；以及

与门电路，通信连接于所述反馈多路选择器的输出端；

其中，所述反馈多路选择器与所述与门电路通信连接于不同分频接口的输出端。

在本实用新型一实施例中，所述恢复模块包括：

非门电路，其输入端通信连接于所述时钟输入信号；

恢复D触发器，通信连接于所述非门电路、所述延时模块的输出端；以及

或门电路，通信连接于所述恢复D触发器、所述延时模块的输出端。

在本实用新型一实施例中，所述恢复模块包括输出多路选择器，所述输出多路选择器通信连接于所述或门电路、所述非门电路以及所述延时模块的输出端。

本实用新型还提供一种分频器，括上述的分频电路。

本实用新型还提供一种分频系统，包括分频器与至少一个分频接口，所述分频接口与所述分频器的反馈选择模块的接口相匹配。

如上所述，本实用新型提供一种分频电路、分频器及分频系统，能够输出不同分频比的时钟输出信号，实现分频比从1开始连续变化。同时能够根据情况调整不同分频比的时钟输出信号的占空比，以使占空比能够保持在50％。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1显示为本实用新型的一种分频电路的示意图；

图2显示为本实用新型的一种分频电路进入第二分频模式的示意图；

图3显示为图2的时序图；

图4显示为本实用新型的一种分频电路进入第三分频模式的示意图；

图5显示为图4的时序图；

图6显示为本实用新型的一种分频电路中反馈选择模块的示意图；

图7显示为反馈选择模块第二分频模式的示意图；

图8显示为反馈选择模块第三分频模式的示意图。

元件标号说明：

10、反馈选择模块；11、单信号选择单元；111、反馈多路选择器；112、与门电路；12、双信号选择单元；13、或非门电路；

20、延时模块；21、延时D触发器；

30、恢复模块；31、非门电路；32、恢复D触发器；33、或门电路；

40、输出模块；41、输出多路选择器；

50、时钟输入信号；

60、时钟输出信号；

70、分频接口。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。

请参阅图1所示，本实用新型提供了一种分频电路，其可用于对时钟输入信号50的时钟频率进行调整，以将高时钟频率的时钟输入信号50转换为低时钟频率的时钟输出信号60。分频电路可以包括反馈选择模块10、延时模块20、恢复模块30以及输出模块40。

具体的，反馈选择模块10可以与不同的分频接口70通信连接，根据分频接口70选择相应的分频比。分频比可以表示为时钟输入信号50的时钟频率与时钟输出信号60的时钟频率的比值。延时模块20的输入端可以通信连接于反馈选择模块10的输出端、时钟输入信号50。延时模块20的输出端可以通信连接于反馈选择模块10的输入端、恢复模块30的输入端、输出模块40的输入端。恢复模块30的输入端可以通信连接于时钟输入信号50，恢复模块30可以用以调整时钟输出信号60的占空比。占空比可以表示为时钟输出信号50中时钟高电平时期占整个时钟周期的比值。输出模块40的输入端还可以通信连接于时钟输入信号50，输出模块40的输出端可以用以输出时钟输出信号60。

请参阅图1所示，在本实用新型的一个实施例中，延时模块20可以包括至少一个延时D触发器21。延时D触发器可以为D触发器，D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件。由于延时模块20中延时D触发器21的数量是可拓展的，延时D触发器21的数量可以为至少一个，因此，对于不同数量的延时D触发器21，其接线方式也不同。

以延时D触发器21的数量为一个为例进行说明。延时D触发器21的D输入接口通信连接于反馈选择模块10的输出端。延时D触发器21的时钟输入接口通信连接于时钟输入信号50。延时D触发器21的Q输出接口通信连接于反馈选择模块10的输入端。延时D触发器21的Q输出接口还通信连接于恢复模块30的输入端、输出模块40的输入端。

以延时D触发器21的数量为多个为例进行说明。第一个延时D触发器的D输入接口通信连接于反馈选择模块10的输出端。最后一个延时D触发器的Q输出接口通信连接于恢复模块30的输入端、输出模块40的输入端。所有的延时D触发器21的时钟输入接口都通信连接于时钟输入信号50。所有的延时D触发器21的Q输出接口通信连接于反馈选择模块10的输入端。在相邻两个延时D触发器21中，一个延时D触发器的Q输出接口通信连接于下一个延时D触发器的D输入接口。

请参阅图1所示，在本实用新型的一个实施例中，反馈选择模块10可以包括单信号选择单元11、双信号选择单元12以及或非门电路13。其中，当延时D触发器21的数量为多个时，可以对多个延时D触发器21进行排序。第2n-1个的延时D触发器的Q输出接口通信连接于单信号选择单元11，以接收第2n-1个延时D触发器的输出信号。第2n个的延时D触发器的Q输出接口通信连接于双信号选择单元12，以接收第2n个延时D触发器的输出信号。n为正整数。单信号选择单元11的输出信号与双信号选择单元12的输出信号通信连接于或非门电路13。或非门电路13的输出信号通信连接于第一个延时D触发器的D输入接口。或非门电路13可以有多个输入端，一个输出端。在或非门电路13中，只有当两个输入为低电平(逻辑0)时，输出为高电平(逻辑1)。

在本实施例中，单信号选择单元11的电路结构可以与双信号选择单元12的电路结构可以相同，也可以不相同。在本实施例中，以单信号选择单元11的电路结构与双信号选择单元12的电路结构相同为例进行说明。单信号选择单元11可以包括反馈多路选择器111与与门电路112。反馈多路选择器111可以为数据选择器。数据选择器可以表示为多路数据传送过程中，根据需求将其中任意一路数据选择出来的电路。与门电路112可以为与电路。与电路是执行“与”运算的基本逻辑门电路。与电路有多个输入端，一个输出端。当所有的输入同时为高电平(逻辑1)时，输出才为高电平，否则输出为低电平(逻辑0)。

以延时D触发器21的数量为四个为例进行说明。第一个延时D触发器的Q输出接口与第三个延时D触发器的Q输出接口可以通信连接于单信号选择单元11的反馈多路选择器111上。第二个延时D触发器的Q输出接口与第四个延时D触发器的Q输出接口可以通信连接于双信号选择单元12的数据选择器上。某一个延时D触发器的Q输出接口可以通信连接于下一个延时D触发器的D输入接口。第四个延时D触发器的Q输出接口还可通信连接于恢复模块30与输出模块40。四个延时D触发器的时钟输入接口都可与时钟输入信号50通信连接。

进一步的，反馈多路选择器111的输出端可以通信连接至与门电路112的输入端。某一分频接口70可以通信连接至反馈多路选择器111的输入端，另一分频接口70可以通信连接至与门电路112的输入端。单信号选择单元11的与门电路112的输出端与双信号选择单元12的与门电路的输出端可以通信连接至或非门电路13的输入端。或非门电路13的输出端可以通信连接至第一个延时D触发器21的D输入接口。其中，分频接口70可以包括分频选择插口与或非门。分频选择插口的数量可以为多个，例如，分频选择插口可以为DIV2插口、DIV3插口等。DIV2插口与DIV3插口可以通信连接至或非门的输入端，或非门的输出端可以通讯连接至反馈多路选择器111、与门电路112的输入端。DIV2插口可以表示为2分频插口，DIV3插口可以表示为3分频插口。当外界接口与DIV2插口相接时，DIV2插口通电，并呈高电平。此时DIV3插口未通电，呈低电平。高电平信号与低电平信号输入至或非门进行运算后，输出低电平信号。

在本实用新型的一个实施例中，恢复模块30可以包括非门电路31、恢复D触发器32以及或门电路33。其中，非门电路31是利用内部结构使输出电平与输入电平相反。恢复D触发器32可以为D触发器。或门电路33具有多个输入端，一个输出端，当输入端中有一个输入信号为高电平时(逻辑1)，输出信号为高电平(逻辑1)。非门电路31的输入端可以通信连接于时钟输入信号50。非门电路31的输出端可以通信连接于恢复D触发器32的时钟输入接口。恢复D触发器32的D输入接口可以通信连接于延时模块20中最后一个延时D触发器21的Q输出接口。恢复D触发器32的Q输出接口可以通信连接于或门电路33的输入端。或门电路33的输入端还可与延时模块20中最后一个延时D触发器21的Q输出接口通讯连接。或门电路33的输出端可以通信连接于输出模块40。

在本实用新型的一个实施例中，输出模块40可以包括输出多路选择器41。输出多路选择器41可以为数据选择器。输出多路选择器41的输入端可以通信连接于延时模块20中最后一个延时D触发器21的Q输出接口。输出多路选择器41的输入端也可以通信连接于恢复模块30中或门电路33的输出端。输出多路选择器41的输入端还可通信连接于恢复模块30中非门电路31的输出端。输出多路选择器41可以用于接收输入信号，并输出时钟输出信号60。

在本实用新型的一个实施例中，分频电路能够输出不同分频比的时钟输出信号60。分频比可以为正整数。因此，可以基于不同的分频比的需求，分频电路预设不同的分频模式。分频模式可以包括但不限于第一分频模式、第二分频模式以及第三分频模式等。其中，第一分频模式可以表示为输出1分频比的时钟输出信号60。第二分频模式可以表示为输出2n分频比的时钟输出信号60。第三分频模式可以表示为输出2n+1分频比的时钟输出信号60。其中，n为正整数，且与延时D触发器的数量相同。

当需要输出1分频比的时钟输出信号60时，即分频模式进入第一分频模式。此时输出模块40通过恢复模块30接收时钟输入信号50，并输出时钟输出信号60。具体的，时钟输入信号50可以直接通过恢复模块30中的非门电路31，并从非门电路31的输出端输入到输出多路选择器41中进行输出，以输出占空比为50％的时钟输出信号60。

请参阅图2及图3所示，当需要输出2n分频比的时钟输出信号60时，即分频模式进入第二分频模式。此时反馈选择模块10接收延时模块20中第n个延时D触发器21的输出信号，输出模块40接收延时模块20的输出信号，并输出时钟输出信号60。

具体的，以输出6分频比的时钟输出信号60为例进行说明。第一个延时D触发器的Q输出接口可以表示为Q1。第二个延时D触发器的Q输出接口可以表示为Q2。第三个延时D触发器的Q输出接口可以表示为Q3。第四个延时D触发器的Q输出接口可以表示为Q4。时钟输入信号50经过第三个延时D触发器后，从Q3输出至反馈选择模块10中。此时反馈选择模块10可以简化为非门电路。时钟输入信号50经过三个延时D触发器，其分频比可以为6。同时，其占空比可以保持在50％，此时恢复模块30无需对其占空比进行调整。第四个延时D触发器的输出信号可以直接输入到输出模块40中。输出模块40可以输出分频比为6、占空比为50％的时钟输出信号60。

请参阅图4及图5所示，当需要输出2n+1分频比的时钟输出信号60时，即分频模式进入第三分频模式。此时反馈选择模块10接收延时模块20中第n个与第n+1个延时D触发器的输出信号。输出模块40通过恢复模块30接收延时模块20的输出信号，并最终输出时钟输出信号60。

具体的，以输出5分频比的时钟输出信号60为例进行说明。时钟输入信号50经过第二个延时D触发器、第三个延时D触发器后，从Q2和Q3输出至反馈选择模块10中。此时反馈选择模块10可以简化为或非门电路。反馈选择模块10能够选择相邻的两个延时D触发器21的输出信号，并进行取或非处理，以得到2n+1分频比的时钟信号。此时反馈选择模块10选择第二个和第三个延时D触发器的输出信号，以输出5分频比的时钟信号。此时的时钟信号的占空比失调，由于组合逻辑关系，时钟信号的每周期内高电平时间比低电平时间短1个输入时钟周期。

进一步的，为了能够调整时钟信号的占空比，以使其占空比恢复到50％。时钟信号可以从Q4输入到恢复D触发器32的D输入接口，并从恢复D触发器32的Q输出接口输出至或门电路33的输入端。同时，时钟信号还可以从Q4输入至或门电路33的输入端。通过恢复D触发器32下降沿采样再与时钟信号取或处理，使得时钟信号中的高电平时间延长半个输入时钟周期，进而能够使或门电路33的输出信号恢复50％占空比。此时输出模块40可以输出分频比为5、占空比为50％的时钟输出信号60。

请参阅图6及图7所示，在本实用新型的一个实施例中，当需要输出分频比为2n的时钟输出信号60，分频接口70中的DIV2n插口与外界接口相接，Qn输出高电平。其中，n为延时D触发器21的个数。例如，当需要输出分频比为2的时钟输出信号60，分频接口70中的DIV2插口与外界接口相接，Q1输出高电平。当需要输出分频比为4的时钟输出信号60，分频接口70中的DI42插口与外界接口相接，Q2输出高电平。当需要输出分频比为8的时钟输出信号60，分频接口70中的DIV8插口与外界接口相接，Q8输出高电平。

以输出分频比为6的时钟输出信号60为例进行说明。分频接口70中的DIV6插口与外界接口相接，DIV6插口通电，并呈高电平，其余插口未通电，呈低电平。此时DIV6插口对应的或非门输出低电平(逻辑为0)，其余或非门输出高电平(逻辑为1)。此时Q3输出高电平。经过逻辑运算后，单信号选择单元11输出高电平，双信号选择单元12输出低电平。单信号选择单元11与双信号选择单元12或非门电路13运算后，选择Q3输出的高电平取反后输出，并形成分频比为6的时钟输出信号60。

请参阅图6及图8所示，在本实用新型的一个实施例中，当需要输出分频比为2n+1的时钟输出信号60，分频接口70中的DIV2n+1插口与外界接口相接，Qn与Qn+1输出高电平。其中，n为延时D触发器21的个数。例如，当需要输出分频比为3的时钟输出信号60，分频接口70中的DIV3插口与外界接口相接，Q1输出高电平，Q2输出高电平。当需要输出分频比为5的时钟输出信号60，分频接口70中的DIV5插口与外界接口相接，Q2输出高电平，Q3输出高电平。

以输出分频比为7的时钟输出信号60为例进行说明。分频接口70中的DIV7插口与外界接口相接，DIV7插口通电，并呈高电平，其余插口未通电，呈低电平。此时DIV7插口对应的或非门输出低电平，其余或非门输出高电平。此时Q3、Q4输出高电平。经过逻辑运算后，单信号选择单元11输出高电平，双信号选择单元12输出高电平。单信号选择单元11与双信号选择单元12或非门电路13运算后，选择Q3+Q4输出的高电平取反后输出，并形成分频比为7的时钟输出信号60。

在本实用新型的一个实施例中，还提供了一种分频器。上述分频电路可以应用于分频器中，以使分频器能够根据需求输出不同分频比、占空比50％的时钟输出信号60。在其他实施例中，还提供了一种分频系统。分频系统可以包括分频器与至少一个分频接口70。分频接口70可以与分频器中的反馈选择模块10的接口相匹配。

可见，在上述方案中，能够输出不同分频比的时钟输出信号，实现分频比从1开始连续变化。同时能够根据情况调整不同分频比的时钟输出信号的占空比，以使占空比能够保持在50％。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

在本文的描述中，提供了许多特定细节，诸如部件和/或方法的实例，以提供对本实用新型实施例的完全理解。然而，本领域技术人员将认识到可以在没有一项或多项具体细节的情况下或通过其他设备、系统、组件、方法、部件、材料、零件等等来实践本实用新型的实施例。在其他情况下，未具体示出或详细描述公知的结构、材料或操作，以避免使本实用新型实施例的方面变模糊。

因而，尽管本实用新型在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换亦在上述公开内，并且应当理解，在某些情况下，在未背离所提出实用新型的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本实用新型的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本实用新型的实质范围和精神。本实用新型并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本实用新型的最佳方式公开的具体实施例，但是本实用新型将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本实用新型的范围将只由所附的权利要求书进行确定。

Claims (10)

1.一种分频电路，其特征在于，包括：

反馈选择模块；

延时模块，其输入端通信连接于所述反馈选择模块的输出端，所述延时模块包括至少一个延时D触发器，所述延时D触发器的输出信号通信连接于所述反馈选择模块；

恢复模块，其输入端通信连接于所述延时模块的输出端；

输出模块，其输入端通信连接于所述延时模块、所述恢复模块的输出端；

其中，当所述延时D触发器的数量为多个时，多个所述延时D触发器依次通信连接，时钟输入信号通信连接于所述延时模块、所述恢复模块以及所述输出模块的输入端。

2.根据权利要求1所述的分频电路，其特征在于，当输出1分频比的时钟输出信号时，所述分频电路进入第一分频模式，所述第一分频模式为所述输出模块通过所述恢复模块通信连接于所述时钟输入信号。

3.根据权利要求1所述的分频电路，其特征在于，当输出2n分频比的时钟输出信号时，所述分频电路进入第二分频模式，所述第二分频模式为所述反馈选择模块的输入端通信连接于第n个所述延时D触发器的输出端，所述输出模块的输入端通信连接于所述延时模块的输出端，其中，n为正整数。

4.根据权利要求1所述的分频电路，其特征在于，当输出2n+1分频比的时钟输出信号时，所述分频电路进入第三分频模式，所述第三分频模式为所述反馈选择模块的输入端通信连接于第n个与第n+1个所述延时D触发器的输出端，所述输出模块的输入端通过所述恢复模块通信连接于所述延时模块的输出端。

5.根据权利要求1所述的分频电路，其特征在于，所述反馈选择模块包括：

单信号选择单元，通信连接于第2n-1个所述延时D触发器的输出端；

双信号选择单元，通信连接于第2n个所述延时D触发器的输出端；以及

或非门电路，其输入端通信连接于所述单信号选择单元、所述双信号选择单元的输出端，所述或非门电路的输出端通信连接于所述延时模块的输入端。

6.根据权利要求5所述的分频电路，其特征在于，所述单信号选择单元与所述双信号选择单元结构相同，所述单信号选择单元包括：

反馈多路选择器，通信连接于第2n-1个所述延时D触发器的输出端；以及

与门电路，通信连接于所述反馈多路选择器的输出端；

其中，所述反馈多路选择器与所述与门电路通信连接于不同分频接口的输出端。

7.根据权利要求1所述的分频电路，其特征在于，所述恢复模块包括：

非门电路，其输入端通信连接于所述时钟输入信号；

恢复D触发器，通信连接于所述非门电路、所述延时模块的输出端；以及

或门电路，通信连接于所述恢复D触发器、所述延时模块的输出端。

8.根据权利要求7所述的分频电路，其特征在于，所述恢复模块包括输出多路选择器，所述输出多路选择器通信连接于所述或门电路、所述非门电路以及所述延时模块的输出端。

9.一种分频器，其特征在于，包括如权利要求1～8中任一项所述的分频电路。

10.一种分频系统，其特征在于，包括分频器与至少一个分频接口，所述分频接口与所述分频器的反馈选择模块的接口相匹配。