CN110830041A - 占空比50%的连续整数分频器及包括其的锁相环电路 - Google Patents

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Abstract

本发明涉及占空比50％的连续整数分频器及包括其的锁相环电路，涉及半导体集成电路设计，通过在现有的占空比非50％的连续整数分频器的外围添加D触发器单元和逻辑门电路，对占空比非50％的连续整数分频器输出的占空比非50％的连续分频时钟信号进行延时及逻辑运算即可实现占空比为50％的任意连续分频的时钟信号，首先电路结构简单，其次在现有电路的外围添加模块，因此成本低，再次其可根据需求选择添加的外围电路模块的个数而实现任意分频，因此适用性强。

Description

占空比50％的连续整数分频器及包括其的锁相环电路
技术领域
本发明涉及半导体集成电路设计，尤其涉及占空比50％的连续整数分频器及包括其的锁相环电路。
背景技术
为了使不同电子部件或装置之间的信号处理同步，通常采用系统时钟来为装置时序以用于不同部件或装置之间的适当的数据或信号操作。通常，通过锁相环(PLL)来建立系统时钟。
因此，在模拟电路中广泛地使用锁相环电路，在锁相环电路中会用到M分频器、N分频器和O分频器；目前现有技术能够实现的是M、N分频器连续分频，但是占空比不是50％，而是为1与M、N分频器的分频数的商；O分频能够实现占空比50％的分频，但是只能1、2、4、8…..2n-1分频，其中n为2进制的bit位。随着科技的进步，客户需求越来越高，这些都限制了锁相环的使用。例如，有的客户会要求锁相环的输出能够实现连续整数分频并且占空比为50％。
发明内容
本发明的目的在于提供一种占空比50％的连续整数分频器，以增强分频器的适用性。
本发明提供的一种占空比50％的连续整数分频器，包括：占空比非50％的连续整数分频器，用于接收一时钟信号CLK和一输入控制信号CB，输出占空比非50％的连续分频时钟信号CLK1；D触发器单元，接收所述时钟信号CLK和所述占空比非50％的连续分频时钟信号CLK1，输出至少一时钟信号CLKx，x为大于1的整数；以及逻辑或门，接收所述占空比非50％的连续分频时钟信号CLK1及所述至少一时钟信号CLKx，输出占空比为50％的输出时钟信号CLKout。
更进一步的，所述时钟信号CLK为占空比为50％的连续脉冲时钟信号，所述至少一时钟信号CLKx为占空比非50％的连续分频时钟信号，并所述至少一时钟信号CLKx为对占空比非50％的连续分频时钟信号CLK1延时后的时钟信号。
更进一步的，所述时钟信号CLK的频率大于占空比非50％的连续分频时钟信号CLK1的频率以及所述至少一时钟信号CLKx的频率，占空比为50％的输出时钟信号CLKout的频率与占空比非50％的连续分频时钟信号CLK1的频率相同。
更进一步的，所述占空比非50％的连续整数分频器的分频数与占空比50％的连续整数分频器的分频数相同。
更进一步的，所述占空比非50％的连续整数分频器的分频数由输入控制信号CB控制。
更进一步的，所述D触发器单元包括至少一个D触发器，所述至少一个D触发器级联连接，第一个D触发器接收所述占空比非50％的连续分频时钟信号CLK1和所述时钟信号CLK，用于将所述占空比非50％的连续分频时钟信号CLK1延时，输出第一延时时钟信号CLK2，后续的每一D触发器连接位于其前的一D触发器，并其D输入端接收来自位于其前的D触发器的Q端的输出信号和所述时钟信号CLK，并将位于其前的D触发器的Q端的输出信号延时，依次输出第二延时时钟信号CLK3至第X-1延时时钟信号CLKx。
更进一步的，占空比50％的连续整数分频器的分频数n为偶数时，所述D触发器的个数为(n-2)/2，n为大于2的偶数。
更进一步的，所述(n-2)/2个D触发器为上升沿触发的D触发器。
更进一步的，所述D触发器单元中的每一上升沿触发的D触发器的Q输出端经一开关连接所述逻辑或门的输入端，以选择地输出第一延时时钟信号CLK2至第X-1延时时钟信号CLKx至所述逻辑或门。
更进一步的，占空比50％的连续整数分频器的分频数n为奇数时，所述D触发器的个数为[(n-3)/2]+1，n为大于等于3的奇数。
更进一步的，其中(n-3)/2个D触发器为上升沿触发的D触发器，其中一个D触发器为下降沿触发的D触发器。
更进一步的，所述下降沿触发的D触发器包括一非门和一上升沿触发的D触发器，所述非门接收所述时钟信号CLK，将所述时钟信号CLK取反后输出至上升沿触发的D触发器的时钟信号端，而由非门和一上升沿触发的D触发器构成下降沿触发的D触发器。
更进一步的，所述下降沿触发的D触发器为D触发器单元120的最后一级，用于输出第X-1延时时钟信号CLKx。
更进一步的，所述D触发器单元中的每一上升沿触发的D触发器的Q输出端经一开关连接所述逻辑或门的输入端，以选择地输出第一延时时钟信号CLK2至第X-2延时时钟信号CLKx-1至所述逻辑或门，并所有上升沿触发的D触发器的Q输出端和占空比非50％的连续整数分频器的输出端经一选通开关连接下降沿触发的D触发器的D输入端，用于选择所有上升沿触发的D触发器和占空比非50％的连续整数分频器中的一者的输出端输出的时钟信号输入至下降沿触发的D触发器的输入端。
更进一步的，所述D触发器的个数随占空比50％的连续整数分频器的分频数n增加，n为大于等于2的整数。
更进一步的，占空比50％的连续整数分频器的分频数为n，n为大于等于2的整数，级联连接的所述D触发器的个数为(n-1)/2，其中前面的[(n-1)/2]-1个D触发器为上升沿触发的D触发器，最后一个D触发器为下降沿触发的D触发器，所述下降沿触发的D触发器为D触发器单元的最后一级，所述D触发器单元中的每一D触发器的Q输出端经一开关连接所述逻辑或门的输入端，以选择地输出第一延时时钟信号CLK2至第X-1延时时钟信号CLKx至所述逻辑或门，并包括一选通开关，选通开关连接下降沿触发的D触发器的D输入端，以选择连通第一延时时钟信号CLK2至第X-1延时时钟信号CLKx以及占空比非50％的连续分频时钟信号CLK1中的任意一个。
更进一步的，所述占空比非50％的连续整数分频器为M分频器，其输出占空比非50％的连续分频时钟信号。
更进一步的，所述占空比非50％的连续整数分频器为N分频器，其输出占空比非50％的连续分频时钟信号。
本发明还提供一种锁相环电路，包括：N分频器，用于接收参考时钟信号CLK_REF；鉴频检相器，连接N分频器的输出端，用于接收N分频器的输出信号；电荷泵，连接鉴频检相器的输出端，用于接收鉴频检相器的输出信号；滤波器，连接电荷泵的输出端，用于接收电荷泵的输出信号；压控振荡器，连接滤波器的输出端，用于接收滤波器的输出信号；M分频器，其输入端连接压控振荡器的输出端，其输出端连接鉴频检相器的输入端，用于将压控振荡器的输出信号反馈至鉴频检相器；以及占空比50％的连续整数分频器，其输入端连接压控振荡器的输出端，其输出端输出锁相环电路输出信号PLL_OUT。
更进一步的，所述占空比50％的连续整数分频器为权利要求1所述的占空比50％的连续整数分频器。
本发明提供的占空比50％的连续整数分频器及包括其的锁相环电路，通过在现有的占空比非50％的连续整数分频器的外围添加D触发器单元和逻辑门电路，对占空比非50％的连续整数分频器输出的占空比非50％的连续分频时钟信号进行延时及逻辑运算即可实现占空比为50％的任意连续分频的时钟信号，首先电路结构简单，其次在现有电路的外围添加模块，因此成本低，再次其可根据需求选择添加的外围电路模块的个数而实现任意分频，因此适用性强。
附图说明
图1为本发明一实施例的占空比50％的连续整数分频器的电路示意图。
图2为本发明一实施例的七分频器的电路结构示意图。
图3为如图2所示的七分频器的波形图。
图4为本发明另一实施例的占空比50％的连续整数分频器的示意图。
图5为本发明另一实施例的占空比50％的连续整数分频器的示意图。
图6为本发明另一实施例的占空比50％的连续整数分频器的示意图。
图7为一实施例的占空比非50％的连续整数分频器的示意图。
图8为SCB_LSB模块结构示意图。
图9为SCB_BIT模块结构示意图。
图10为SCB_UF模块结构。
图11为3_bit分频器的原理图。
图12为图11所示的分频器的时序图。
图13为4_bit分频器的原理图。
图14为图13所示的分频器的时序图。
图15为本发明一实施例的锁相环电路的示意图。
图中主要元件附图标记说明如下：
110、占空比非50％的连续整数分频器；120、D触发器单元；130、逻辑或门。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明一实施例中，在于提供一种占空比50％的连续整数分频器。具体的，可参阅图1，图1为本发明一实施例的占空比50％的连续整数分频器的电路示意图，如图1所示该占空比50％的连续整数分频器包括：占空比非50％的连续整数分频器110，用于接收一时钟信号CLK和一输入控制信号CB，输出占空比非50％的连续分频时钟信号CLK1；D触发器单元120，接收所述时钟信号CLK和所述占空比非50％的连续分频时钟信号CLK1，输出至少一时钟信号CLKx，x为大于1的整数；以及逻辑或门130，接收所述占空比非50％的连续分频时钟信号CLK1及所述至少一时钟信号CLKx，输出占空比为50％的输出时钟信号CLKout。
具体的，在本发明一实施例中，时钟信号CLK为占空比为50％的连续脉冲时钟信号，所述至少一时钟信号CLKx为占空比非50％的连续分频时钟信号，并所述至少一时钟信号CLKx为对占空比非50％的连续分频时钟信号CLK1延时后的时钟信号。
具体的，在本发明一实施例中，时钟信号CLK的频率大于占空比非50％的连续分频时钟信号CLK1的频率以及所述至少一时钟信号CLKx的频率，占空比为50％的输出时钟信号CLKout的频率与占空比非50％的连续分频时钟信号CLK1的频率相同。具体的，在本发明一实施例中，所述占空比非50％的连续整数分频器110的分频数与占空比50％的连续整数分频器的分频数相同。具体的，在本发明一实施例中，所述占空比非50％的连续整数分频器110的分频数由输入控制信号CB控制。
具体的，在本发明一实施例中，所述D触发器单元120包括至少一个D触发器，所述至少一个D触发器级联连接，第一个D触发器接收所述占空比非50％的连续分频时钟信号CLK1和所述时钟信号CLK，用于将所述占空比非50％的连续分频时钟信号CLK1延时，输出第一延时时钟信号CLK2，后续的每一D触发器连接位于其前的一D触发器，并其D输入端接收来自位于其前的D触发器的Q端的输出信号和所述时钟信号CLK，并将位于其前的D触发器的Q端的输出信号延时，依次输出第二延时时钟信号CLK3至第X-1延时时钟信号CLKx。
具体的，在本发明一实施例中，占空比50％的连续整数分频器的分频数n为偶数时，所述D触发器的个数为(n-2)/2，n为大于2的偶数。更具体的，在本发明一实施例中，所述(n-2)/2个D触发器为上升沿触发的D触发器。具体的，在本发明一实施例中，所述D触发器单元120中的每一上升沿触发的D触发器的Q输出端经一开关连接逻辑或门130的输入端，以选择地输出第一延时时钟信号CLK2至第X-1延时时钟信号CLKx至逻辑或门130，如此可实现不同的偶数分频。
具体的，在本发明一实施例中，占空比50％的连续整数分频器的分频数n为奇数时，所述D触发器的个数为[(n-3)/2]+1，n为大于等于3的奇数。更具体的，在本发明一实施例中，其中(n-3)/2个D触发器为上升沿触发的D触发器，其中一个D触发器为下降沿触发的D触发器。具体的，在本发明一实施例中，下降沿触发的D触发器包括一非门和一上升沿触发的D触发器，所述非门接收所述时钟信号CLK，将所述时钟信号CLK取反后输出至上升沿触发的D触发器的时钟信号端，而由非门和一上升沿触发的D触发器构成下降沿触发的D触发器。具体的，在本发明一实施例中，所述下降沿触发的D触发器为D触发器单元120的最后一级，用于输出第X-1延时时钟信号CLKx。具体的，在本发明一实施例中，所述D触发器单元120中的每一上升沿触发的D触发器的Q输出端经一开关连接逻辑或门130的输入端，以选择地输出第一延时时钟信号CLK2至第X-2延时时钟信号CLKx-1至逻辑或门130，并所有上升沿触发的D触发器的Q输出端和占空比非50％的连续整数分频器110的输出端经一选通开关连接下降沿触发的D触发器的D输入端，用于选择所有上升沿触发的D触发器和占空比非50％的连续整数分频器110中的一者的输出端输出的时钟信号输入至下降沿触发的D触发器的输入端，如此可实现不同的奇数分频。
具体的，在本发明一实施例中，所述D触发器的个数随占空比50％的连续整数分频器的分频数n增加，n为大于等于2的整数。具体的，在本发明一实施例中，占空比50％的连续整数分频器的分频数为n，n为大于等于2的整数，级联连接的所述D触发器的个数为(n-1)/2，其中前面的[(n-1)/2]-1个D触发器为上升沿触发的D触发器，最后一个D触发器为下降沿触发的D触发器，所述下降沿触发的D触发器为D触发器单元120的最后一级，所述D触发器单元120中的每一D触发器的Q输出端经一开关连接逻辑或门130的输入端，以选择地输出第一延时时钟信号CLK2至第X-1延时时钟信号CLKx至逻辑或门130，并包括一选通开关，选通开关连接下降沿触发的D触发器的D输入端，以选择连通第一延时时钟信号CLK2至第X-1延时时钟信号CLKx以及占空比非50％的连续分频时钟信号CLK1中的任意一个，如此可实现任意不同的分频数，如偶数分频和奇数分频。
具体的，以七分频为例，请参阅图2，图2为本发明一实施例的七分频器的电路结构示意图，如图2所示，为实现七分频，所述D触发器单元120包括(n-1)/2＝(7-1)/2＝3个D触发器级联，其中第一个D触发器121和第二个D触发器122为上升沿触发的D触发器，最后一个D触发器为下降沿触发的D触发器122，并请参阅图3，图3为如图2所示的七分频器的波形图，如图3所示，时钟信号CLK为占空比为50％的连续脉冲时钟信号，占空比非50％的连续整数分频器110接收时钟信号CLK和输入控制信号CB，经输入信号CB控制实现七分频，输出占空比非50％的七分频时钟信号CLK1，也即时钟信号CLK的频率大于占空比非50％的连续分频时钟信号CLK1的频率，时钟信号CLK2为经上升沿触发的D触发器121对时钟信号CLK1延时一个脉冲周期后的时钟信号，时钟信号CLK3为经上升沿触发的D触发器122对时钟信号CLK2延时一个脉冲周期后的时钟信号，时钟信号CLK4为经下降沿触发的D触发器123对时钟信号CLK3延时半个时钟周期后的时钟信号，将时钟信号CLK1、时钟信号CLK2、时钟信号CLK3和时钟信号CLK4经逻辑或门130后输出输出占空比为50％的输出时钟信号CLKout，也即占空比为50％的输出时钟信号CLKout的频率与占空比非50％的连续分频时钟信号CLK1的频率相同，只是经本发明的D触发器单元120延时，以及逻辑或门130进行运算后获得了占空比为50％的输出时钟信号CLKout，如此通过在现有的占空比非50％的连续整数分频器110的外围通过简单的添加D触发器单元和逻辑门电路即可实现占空比为50％的任意分频的时钟信号。
如图2所示的占空比50％的连续整数分频器的分频数7为奇数，所述D触发器包括两个上升沿触发的D触发器121和122，一个下降沿触发的D触发器123。下降沿触发的D触发器包括一非门和一上升沿触发的D触发器，所述非门接收所述时钟信号CLK，将所述时钟信号CLK取反后输出至上升沿触发的D触发器的时钟信号端，而由非门和一上升沿触发的D触发器构成下降沿触发的D触发器。
具体的，更进一步的，请参阅图4，图4为本发明另一实施例的占空比50％的连续整数分频器的示意图，如图4在如图2所示的分频数为7的分频器的基础上添加选通开关S1和开关S2和开关S3，具体的，如图4所示，D触发器单元120中的上升沿触发的D触发器121的Q输出端经开关S2连接逻辑或门130的输入端，上升沿触发的D触发器122的Q输出端经开关S3连接逻辑或门130的输入端，以选择地输出第一延时时钟信号CLK2和第二延时时钟信号CLK3至逻辑或门130，并D触发器单元120中的上升沿触发的D触发器121和上升沿触发的D触发器122的Q输出端和占空比非50％的连续整数分频器110的输出端经一选通开关S1连接下降沿触发的D触发器的D输入端，用于选择上升沿触发的D触发器121、上升沿触发的D触发器122的Q输出端和占空比非50％的连续整数分频器110中的一者的输出端输出的时钟信号输入至下降沿触发的D触发器的输入端，如此可实现不同的奇数分频。如采用图4所示的分频器实现5分频，则选通开关S1选择连通上升沿触发的D触发器121的Q输出端，并控制开关S3关断，开关S2导通，则第二延时时钟信号CLK3不输出至逻辑或门130，第一延时时钟信号CLK2和时钟信号CLK1输出至逻辑或门130，并下降沿触发的D触发器123对第一延时时钟信号CLK2延时半个时钟后输出至逻辑或门130，如此实现五分频。如采用图4所示的分频器实现3分频，则选通开关S1选择连通占空比非50％的连续整数分频器110的输出端，并控制开关S2和S3关断，则第一延时时钟信号CLK2和第二延时时钟信号CLK3不输出至逻辑或门130，时钟信号CLK1输出至逻辑或门130，并下降沿触发的D触发器123对时钟信号CLK1延时半个时钟周期后输出至逻辑或门130，如此实现三分频。
具体的，更进一步的，请参阅图5，图5为本发明另一实施例的占空比50％的连续整数分频器的示意图，如图5所示的分频数可实现6分频器，如添加开关S2和S3可实现4分频和2分频，具体的，如图5所示，D触发器单元120中的上升沿触发的D触发器121的Q输出端经开关S2连接逻辑或门130的输入端，上升沿触发的D触发器122的Q输出端经开关S3连接逻辑或门130的输入端，以选择地输出第一延时时钟信号CLK2和第二延时时钟信号CLK3至逻辑或门130，如此可实现不同的偶数分频。如采用图5所示的分频器，若开关S2和S3均导通，则可实现6分频；若开关S3关断，开关S2导通，则可实现4分频；若开关S3和S2关断，则可实现2分频。
具体的，更进一步的，请参阅图6，图6为本发明另一实施例的占空比50％的连续整数分频器的示意图，如图6在如图4所示的分频数为7的分频器的基础上添加开关S4，具体的，如图6所示，进一步的，下降沿触发的D触发器的输出端经开关S4连接逻辑或门130的输出端，如此可实现不同的奇数或偶数分频。如采用图6所示的分频器实现7分频，则开关S2、开关S3和开关S4均导通，选通开关S1选择连通上升沿触发的D触发器123的Q输出端；若实现6分频，控制开关S4关断，开关S2和S3导通；若实现5分频，则选通开关S1选择连通上升沿触发的D触发器121的Q输出端，并控制开关S3关断，开关S2和开关S4导通；若实现4分频，控制开关S4和S3关断，开关S2导通；若实现3分频，则选通开关S1选择连通占空比非50％的连续整数分频器110的输出端，并控制开关S2和S3关断，开关S4导通；若实现2分频，控制开关S4、S2和S3关断，如此可实现不同的分频数。
具体的，在本发明一实施例中，占空比非50％的连续整数分频器110为M分频器或N分频器，其输出占空比非50％的连续分频时钟信号。具体的，请参阅图7，图7为一实施例的占空比非50％的连续整数分频器的示意图，并请结合图8、图9和图10，图8为SCB_LSB模块结构示意图，图9为SCB_BIT模块结构示意图，图10为SCB_UF模块结构。如图7所示，占空比非50％的连续整数分频器包括：计数器最低有效位模块结构(SCB_LSB)、至少一个计数器高位模块结构(SCB_BIT)以及SCB_UF模块结构。其工作原理为：计数器可实现任意位数的二进制减法计数。减法计数过程中SCB_UF模块始终保持低电平输出，当计数过程进行至设定周期(即二进制码递减至00…010)时，由逻辑门控制使SCB_UF模块的输出端CLKOUT和LD输出高电平，此时高电平LD信号反馈至计数器的各个模块，对每一个减法计数模块做复位置数操作，从而开始新一个周期的减法计数过程。如图8和9所示，其中一个模块单元控制一位的01二进制切换，增加高位模块数量即可实现更高位的二进制减法计数；如图7结构共有N个模块单元，其可实现2N-1分频，但是其占空比为1/(2N-1)，并不是50％。
如图11所示为3_bit分频器的原理图，其可实现1-7连续分频，若要实现7分频，其原理为：此时输入控制信号DB<2：0>＝111，三个模块单元进行减法运算，当三个模块单元的输出Q<2:0>＝010时，SCB_UF模块的LD信号输出为“1”，对三个减法计数模块做复位置数操作，从而开始新一个周期的减法计数过程。其7分频时序如图12所示。
如图13所示为4_bit分频器的原理图，其可实现1-16连续分频，若要实现11分频，其原理为：此时输入信号DB<3：0>＝1011，四个模块单元进行减法运算，当四个模块单元的输出Q<3:0>＝0010时，SCB_UF模块的LD信号输出为“1”，对四个减法计数模块做复位置数操作，从而开始新一个周期的减法计数过程。其11分频时序如图14所示。
本发明对占空比非50％的连续整数分频器110的类型并不做限定，只要其能其输出占空比非50％的连续分频时钟信号即可。
进一步的，在本发明一实施例中还提供一种锁相环电路，具体的，可参阅图15，图15为本发明一实施例的锁相环电路的示意图，如图15所示，锁相环电路包括：N分频器(NDivider)131，用于接收参考时钟信号CLK_REF；鉴频检相器(PFD)132，连接N分频器的输出端，用于接收N分频器的输出信号；电荷泵133，连接鉴频检相器的输出端，用于接收鉴频检相器的输出信号；滤波器134，连接电荷泵的输出端，用于接收电荷泵的输出信号；压控振荡器135，连接滤波器的输出端，用于接收滤波器的输出信号；M分频器(M Divider)136，其输入端连接压控振荡器的输出端，其输出端连接鉴频检相器(PFD)132的输入端，用于将压控振荡器的输出信号反馈至鉴频检相器(PFD)132；以及占空比50％的连续整数分频器137，其输入端连接压控振荡器的输出端，其输出端输出锁相环电路输出信号PLL_OUT。
在本发明一实施例中，占空比50％的连续整数分频器137为上述所述的占空比50％的连续整数分频器，在此不再赘述。
综上所述，通过在现有的占空比非50％的连续整数分频器的外围添加D触发器单元和逻辑门电路，对占空比非50％的连续整数分频器输出的占空比非50％的连续分频时钟信号进行延时及逻辑运算即可实现占空比为50％的任意连续分频的时钟信号，首先电路结构简单，其次在现有电路的外围添加模块，因此成本低，再次其可根据需求选择添加的外围电路模块的个数而实现任意分频，因此适用性强。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种占空比50％的连续整数分频器，其特征在于，包括：
占空比非50％的连续整数分频器，用于接收一时钟信号CLK和一输入控制信号CB，输出占空比非50％的连续分频时钟信号CLK1；
D触发器单元，接收所述时钟信号CLK和所述占空比非50％的连续分频时钟信号CLK1，输出至少一时钟信号CLKx，x为大于1的整数；以及
逻辑或门，接收所述占空比非50％的连续分频时钟信号CLK1及所述至少一时钟信号CLKx，输出占空比为50％的输出时钟信号CLKout。
2.根据权利要求1所述的占空比50％的连续整数分频器，其特征在于，所述时钟信号CLK为占空比为50％的连续脉冲时钟信号，所述至少一时钟信号CLKx为占空比非50％的连续分频时钟信号，并所述至少一时钟信号CLKx为对占空比非50％的连续分频时钟信号CLK1延时后的时钟信号。
3.根据权利要求1所述的占空比50％的连续整数分频器，其特征在于，所述时钟信号CLK的频率大于占空比非50％的连续分频时钟信号CLK1的频率以及所述至少一时钟信号CLKx的频率，占空比为50％的输出时钟信号CLKout的频率与占空比非50％的连续分频时钟信号CLK1的频率相同。
4.根据权利要求3所述的占空比50％的连续整数分频器，其特征在于，所述占空比非50％的连续整数分频器的分频数与占空比50％的连续整数分频器的分频数相同。
5.根据权利要求4所述的占空比50％的连续整数分频器，其特征在于，所述占空比非50％的连续整数分频器的分频数由输入控制信号CB控制。
6.根据权利要求1所述的占空比50％的连续整数分频器，其特征在于，所述D触发器单元包括至少一个D触发器，所述至少一个D触发器级联连接，第一个D触发器接收所述占空比非50％的连续分频时钟信号CLK1和所述时钟信号CLK，用于将所述占空比非50％的连续分频时钟信号CLK1延时，输出第一延时时钟信号CLK2，后续的每一D触发器连接位于其前的一D触发器，并其D输入端接收来自位于其前的D触发器的Q端的输出信号和所述时钟信号CLK，并将位于其前的D触发器的Q端的输出信号延时，依次输出第二延时时钟信号CLK3至第X-1延时时钟信号CLKx。
7.根据权利要求6所述的占空比50％的连续整数分频器，其特征在于，占空比50％的连续整数分频器的分频数n为偶数时，所述D触发器的个数为(n-2)/2，n为大于2的偶数。
8.根据权利要求7所述的占空比50％的连续整数分频器，其特征在于，所述(n-2)/2个D触发器为上升沿触发的D触发器。
9.根据权利要求8所述的占空比50％的连续整数分频器，其特征在于，所述D触发器单元中的每一上升沿触发的D触发器的Q输出端经一开关连接所述逻辑或门的输入端，以选择地输出第一延时时钟信号CLK2至第X-1延时时钟信号CLKx至所述逻辑或门。
10.根据权利要求6所述的占空比50％的连续整数分频器，其特征在于，占空比50％的连续整数分频器的分频数n为奇数时，所述D触发器的个数为[(n-3)/2]+1，n为大于等于3的奇数。
11.根据权利要求10所述的占空比50％的连续整数分频器，其特征在于，其中(n-3)/2个D触发器为上升沿触发的D触发器，其中一个D触发器为下降沿触发的D触发器。
12.根据权利要求11所述的占空比50％的连续整数分频器，其特征在于，所述下降沿触发的D触发器包括一非门和一上升沿触发的D触发器，所述非门接收所述时钟信号CLK，将所述时钟信号CLK取反后输出至上升沿触发的D触发器的时钟信号端，而由非门和一上升沿触发的D触发器构成下降沿触发的D触发器。
13.根据权利要求12所述的占空比50％的连续整数分频器，其特征在于，所述下降沿触发的D触发器为D触发器单元120的最后一级，用于输出第X-1延时时钟信号CLKx。
14.根据权利要求13所述的占空比50％的连续整数分频器，其特征在于，所述D触发器单元中的每一上升沿触发的D触发器的Q输出端经一开关连接所述逻辑或门的输入端，以选择地输出第一延时时钟信号CLK2至第X-2延时时钟信号CLKx-1至所述逻辑或门，并所有上升沿触发的D触发器的Q输出端和占空比非50％的连续整数分频器的输出端经一选通开关连接下降沿触发的D触发器的D输入端，用于选择所有上升沿触发的D触发器和占空比非50％的连续整数分频器中的一者的输出端输出的时钟信号输入至下降沿触发的D触发器的输入端。
15.根据权利要求6所述的占空比50％的连续整数分频器，其特征在于，所述D触发器的个数随占空比50％的连续整数分频器的分频数n增加，n为大于等于2的整数。
16.根据权利要求15所述的占空比50％的连续整数分频器，其特征在于，占空比50％的连续整数分频器的分频数为n，n为大于等于2的整数，级联连接的所述D触发器的个数为(n-1)/2，其中前面的[(n-1)/2]-1个D触发器为上升沿触发的D触发器，最后一个D触发器为下降沿触发的D触发器，所述下降沿触发的D触发器为D触发器单元的最后一级，所述D触发器单元中的每一D触发器的Q输出端经一开关连接所述逻辑或门的输入端，以选择地输出第一延时时钟信号CLK2至第X-1延时时钟信号CLKx至所述逻辑或门，并包括一选通开关，选通开关连接下降沿触发的D触发器的D输入端，以选择连通第一延时时钟信号CLK2至第X-1延时时钟信号CLKx以及占空比非50％的连续分频时钟信号CLK1中的任意一个。
17.根据权利要求1所述的占空比50％的连续整数分频器，其特征在于，所述占空比非50％的连续整数分频器为M分频器，其输出占空比非50％的连续分频时钟信号。
18.根据权利要求1所述的占空比50％的连续整数分频器，其特征在于，所述占空比非50％的连续整数分频器为N分频器，其输出占空比非50％的连续分频时钟信号。
19.一种锁相环电路，其特征在于，包括：
N分频器，用于接收参考时钟信号CLK_REF；
鉴频检相器，连接N分频器的输出端，用于接收N分频器的输出信号；
电荷泵，连接鉴频检相器的输出端，用于接收鉴频检相器的输出信号；
滤波器，连接电荷泵的输出端，用于接收电荷泵的输出信号；
压控振荡器，连接滤波器的输出端，用于接收滤波器的输出信号；
M分频器，其输入端连接压控振荡器的输出端，其输出端连接鉴频检相器的输入端，用于将压控振荡器的输出信号反馈至鉴频检相器；以及
占空比50％的连续整数分频器，其输入端连接压控振荡器的输出端，其输出端输出锁相环电路输出信号PLL_OUT。
20.根据权利要求19所述的锁相环电路，其特征在于，所述占空比50％的连续整数分频器为权利要求1所述的占空比50％的连续整数分频器。
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