CN101030776A - 通过分频器电路处理信号的方法及分频器电路 - Google Patents

Abstract

公开了一种信息处理系统，其包括分频器电路，其将输入时钟信号除以非整数值，以生成输出时钟信号。在一个实施例中，所得到的输出时钟信号显示出50/50占空比。所公开的分频器方法允许如双倍数据速率存储器操作的高级电路功能的设计，而不需要附加的时钟信号源。

Description

通过分频器电路处理信号的方法及分频器电路

技术领域

这里的公开一般涉及分频器电路，并且更具体地，涉及在数字系统中将数字信号除以非整数除数的分频器电路。

背景技术

在诸如桌面计算机、膝上计算机、笔记本计算机、个人数字助理(PDA)、服务器、大型主机、微计算机和通信系统的信息处理系统(IHS)、以及采用数字电子设备的其它系统中，数字时钟信号扮演重要的角色。例如，IHS中的微处理器采用时钟信号作为时基或基准。在实际的实践中，典型地，IHS采用与公共系统时钟信号，即主时钟信号相关的多个时钟信号。

实际的IHS可包括根据公共系统时钟或主时钟信号而生成多个时钟信号的硬件。主时钟信号用作IHS的主定时基准。IHS中的其它时钟信号与主时钟信号在定时、频率和脉宽方面相关。此外，其它时钟信号的上升沿和下降沿可与主时钟信号的上升沿和下降沿相关，以在IHS内提供适当的操作定时。在最简单的情况中，其它时钟信号与主时钟信号以整数倍数的方式相关。例如，其它时钟信号可显示出主时钟信号的频率两倍或三倍的频率。

时钟电路还有可能将主时钟信号除以整数除数，以产生显示出频率低于主时钟信号的时钟信号。例如，“2分频”时钟电路将主时钟信号除以2，以生成显示出频率为系统时钟频率的1/2的时钟信号。典型地，所得到的时钟信号显示出50/50的占空比。换句话说，时钟信号的一半周期显示出逻辑高，而时钟信号的下一半周期显示出逻辑低。具有50/50的占空比的“2分频”时钟电路是常见的。具有50/50的占空比、并采用2以外的整数除数(例如，除数3、4或5)的时钟电路也是常见的。

较不常见的时钟电路是“X.5分频”时钟电路，其中，时钟电路将主时钟信号或系统时钟信号除以除数X.5，其中，X表示大于或等于2的整数。例如，时钟电路可采用2.5、3.5、4.5等的除数来对主时钟信号分频，以产生所得到的被下分频(divided down)的时钟信号。X.5分频时钟电路在执行存储器寻址、存储器数据管理、以及各种大量其它集成电路功能的复杂的集成电路中是有用的。已知X.5分频时钟电路显示出不同于50/50的占空比。然而，一些应用需要50-50占空比的时钟信号。例如，双倍数据速率存储系统需要50-50占空比的时钟信号，因为这些系统在时钟信号的上升和下降沿两者上加载和捕捉数据。很多高速应用中的定时需求要求维持理想的50-50占空比的时钟信号。

所需要的是将时钟信号除以非整数除数、以提供显示出50/50占空比的输出信号的方法和设备。

发明内容

因而，在一个实施例中，公开了一种通过分频器电路来处理信号的方法。该方法包括：通过分频器电路的分频器输入端，接收包括显示出频率CLKINFREQ的多个脉冲的时钟输入信号。该方法还包括：通过耦接到分频器输入端的分频器逻辑，在分频器电路的分频器输出端生成时钟输出信号，该时钟输出信号包括显示出时钟频率CLKOUT FREQ的多个脉冲，频率CLKOUTFREQ等于频率CLKIN FREQ除以X.5，其中，X为至少等于2的整数。生成时钟输出信号的步骤还包括：通过可变占空比脉冲发生器，根据关系AFREQ＝CLKIN FREQ/(2×(X.5))而生成显示出频率A FREQ的脉冲信号A，其中脉冲信号A包括具有上升和下降沿的多个脉冲。生成时钟输出信号的步骤还包括：通过时间延迟逻辑，生成被指定为脉冲信号B的、脉冲信号A的时间延迟副本，其中脉冲信号B包括具有上升和下降沿的多个脉冲。生成时钟输出信号的步骤还包括：通过相位延迟逻辑，生成信号A的相位延迟副本、以及信号B的相位延迟副本，信号A和信号B的相位延迟副本在相位上被延迟预定的相位量。生成时钟输出信号的步骤还包括：通过耦接到分频器输出的输出逻辑，生成包括多个偶和奇脉冲的时钟输出信号，其中偶和奇脉冲分别包括响应于脉冲信号A和脉冲信号B的上升沿而生成的上升沿，并且其中，偶和奇脉冲分别包括响应于脉冲信号A和脉冲信号B的相位延迟副本的下降沿而生成的下降沿。

在另一个实施例中，公开了一种分频器电路，其包括适于接收包括显示出频率CLKIN FREQ的多个脉冲的时钟输入信号的分频器输入端。该分频器电路还包括：分频器输出端，在该分频器输出端生成包括显示出时钟频率CLKOUT FREQ的多个脉冲的时钟输出信号，频率CLKOUT FREQ等于频率CLKIN FREQ除以X.5，其中，X为至少等于2的整数。该分频器电路还包括耦接在分频器输入端和分频器输出端之间的分频器逻辑。该分频器逻辑通过利用可变占空比脉冲发生器、根据关系A FREQ＝CLKIN FREQ/(2×(X.5))而生成显示出频率A FREQ的脉冲信号A，来形成时钟输出信号，其中脉冲信号A包括具有上升和下降沿的多个脉冲。该分频器逻辑还通过利用时间延迟逻辑生成被指定为脉冲信号B的、脉冲信号A的时间延迟副本，来形成时钟输出信号，其中脉冲信号B包括具有上升和下降沿的多个脉冲。该分频器逻辑还通过利用相位延迟逻辑生成信号A的相位延迟副本、以及信号B的相位延迟副本，来形成时钟输出信号，其中信号A和信号B的相位延迟副本在相位上被延迟预定的相位量。该分频器逻辑还通过利用耦接到分频器输出端的输出逻辑生成包括多个偶和奇脉冲的时钟输出信号，来形成时钟输出信号，其中偶和奇脉冲分别包括响应于脉冲信号A和脉冲信号B的上升沿而生成的上升沿，并且其中，偶和奇脉冲分别包括响应于脉冲信号A和脉冲信号B的相位延迟副本的下降沿而生成的下降沿。

附图说明

附图仅图解了本发明的示范实施例，并且因此，附图不限制其范围，因为本发明概念自身适用于其它等效的实施例。

图1示出了所公开的分频器电路的框图。

图2示出了可作为图1的分频器电路中的可变占空比脉冲发生器而采用的状态机。

图3示出了可作为图1的分频器电路中的级延迟逻辑而采用的触发器的阵列的框图。

图4是绘出所公开的、其中除数为3.5的分频器电路的实施例中的所选信号的时序图。

图5是绘出所公开的、其中除数为4.5的分频器电路的实施例中的所选信号的时序图。

图6是绘出所公开分频器电路的一个实施例中的处理流程的处理流程图。

图7示出了包括所公开的分频器电路的信息处理系统。

具体实施方式

图1示出了时钟电路100，其在输入端100A上接收主或基准时钟信号CLKIN。响应于CLKIN基准时钟信号，时钟电路100将CLKIN信号频率除以除数X.5，以在输出端100B生成被下分频的时钟输出信号CLKOUT。时钟电路100包括可变占空比脉冲发生器200，其具有耦接到输入端100A来接收基准时钟CLKIN的输入端。可变占空比脉冲发生器200的输入端还耦接到延迟逻辑环130的基准输入端REF、以及触发器级延迟逻辑电路300的输入端。更具体地，可变占空比脉冲发生器200在其输出端生成时钟信号A。发生器200的输出端耦接到触发器级延迟逻辑电路300的输入端、上升沿时钟触发型触发器170的D输入端、以及“或(OR)”门190的四个输入端之一190A。或门190按照下面的方程1而生成输出时钟信号CLKOUT。

                     方程1

           CLKOUT FREQ＝CLKIN FREQ/X.5

             其中，X＝大于或等于2的整数

如上所述，可变占空比脉冲发生器200在其输出端生成时钟信号A。可变占空比脉冲发生器200根据下面的方程2的定时关系，减小基准时钟的频率CLKIN FREQ，其中，A FREQ表示所得到的输出时钟信号A的频率。

                      方程2

           A FREQ＝CLKIN FREQ/(2×(X.5))

可变占空比脉冲发生器200将基准时钟的频率CLKIN FREQ除以(2×X.5)，以使分频器电路100能够生成显示出等于CLKIN FREQ除以X.5的频率的输出时钟信号CLKOUT，其中，X等于大于或等于2的任意整数。在一个示例中，其中X等于整数3，时钟信号A显示出被定义为CLKIN FREQ除以(2×X.5，即2×3.5、或7)的频率A FREQ。换句话说，信号A显示出除以7的频率A FREQ。在此例子中，时钟信号A将在基准时钟CLKIN的上升沿每出现7次时重复。换句话说，时钟信号A显示出比基准时钟的频率CLKINFREQ慢7倍的频率。如在下面讨论的时序图中更详细地描述的那样，时钟信号A显示出与基准信号CLKIN的上升沿的定时匹配的上升沿定时关系。

触发器级延迟逻辑电路300包括分别被电路100提供基准时钟信号CLKIN和时钟信号A的两个输入端。作为响应，触发器级延迟逻辑电路300在其输出端生成时钟信号B。时钟信号B的频率，即B FREQ，等于时钟信号A的频率，即A FREQ。时钟信号B表示参照系统时钟输入CLKIN的下降沿的信号A的延迟副本。触发器级延迟逻辑电路300的输出端耦接到下降时钟沿触发型触发器180的D输入端、以及或门190的输入端190C。时钟信号B显示出与时钟信号A相同的脉宽，即，信号B显示出高状态的时间周期。此外，触发器级延迟逻辑电路300将时钟信号B相对于时钟信号A延迟了形成触发器级延迟逻辑300的触发器的数目。下面更详细地描述触发器级延迟逻辑电路300。

分频器电路100将基准CLKIN信号提供到延迟逻辑环130的基准输入端REF。延迟逻辑环130生成CLKIN基准时钟信号的延迟了的副本。延迟逻辑环130在指定为270°的输出端上生成延迟了270度的CLKIN信号的副本，在指定为90°的输出端上生成延迟了90度的CLKIN信号的副本，并且最后，在指定为0°的输出端上生成延迟了0°的CLKIN信号的副本。由此，270°、90°、和0°表示由延迟逻辑环130在CLKIN信号上施加的各个定时偏移。更具体地，延迟逻辑环130生成在脉宽和频率方面等同的波形、但显示出具有基于基准时钟CLKIN的频率的延迟或右移的上升和下降沿方向的延迟信号270°、90°、和0°。重复波形的时间周期等于该波形的相对频率的倒数。基准时钟CLKIN的周期是基准时钟CLKIN的一个上升沿和基准时钟CLKIN的下一个上升沿之间的时间。延迟逻辑环130的0°输出耦接到“与(AND)”/“或(OR)”逻辑门140的四个输入端中的一个，即，耦接到输入端140A。与/或门140补偿或匹配延迟逻辑环130的270°和90°输出所显示的延迟。延迟逻辑环130从其耦接到与/或门140的0°输出端接收延迟的响应，且在其反馈输入端FDBK接收该响应。在内部，延迟逻辑环130将此信号的延迟解释为对于所有其它输出信号的所需补偿，在此情况下，即90°输出和270°输出信号的所需补偿。与/或门140包括四个输入端140A、140B、140C、以及140D。如在图1中看到的，与/或逻辑门140的输入端140B耦接或连结(tie)到正电压电源导轨(supply rail)+V，使得输入端140B接收逻辑高。其余输入端140C、以及140D连结到地，以接收逻辑低。与/或逻辑门140生成缓冲或直接吞吐功能，其通过与/或功能而提供信号延迟。与/或逻辑门140的输出端耦接到延迟逻辑环130的反馈输入端FDBK，以通过与/或逻辑门140而提供引用延迟逻辑环130的0°信号输出的所有输出信号的补偿延迟。

时钟分频器电路100在输入端100C接收输入信号X_EVEN/ODD。输入端100C耦接到反相器150的输入端、以及与/或逻辑门160的输入端160D。反相器150的反相输出端耦接到与/或逻辑门160的输入端160A。反相器150的输出表示时钟分频器电路100输入信号X_EVEN/ODD的反相状态。此外，X_EVEN/ODD输入信号描述了对方程1的“X.5分频”函数而选择的X值的偶或奇状态。X_EVEN/ODD信号对于X的偶数值显示逻辑高、以及对于X的奇数值显示逻辑低。延迟逻辑环130的270°输出端耦接到与/或门160的输入端160B。延迟逻辑环130的90°输出耦接到与/或门160的输入端160C。

如上所述，时钟分频器电路100在输入端100C接收输入信号X_EVEN/ODD。如所示出的，X_EVEN/ODD信号在输入端160A和输入端160D流向与/或门160。延迟逻辑环130的270°和90°输出端将延迟的输入信号分别提供到与/或逻辑门160输入端160B和160C。与/或逻辑门160与延迟逻辑环130的输出信号的门延迟相对应。如上所述，与/或门140提供延迟逻辑环电路130的反馈环。此外，延迟逻辑环130通过使用如由耦接到延迟逻辑环130的反馈输入端FDBK的与/或门140所表示的、在拓扑上等同于与/或门160的门电路，来补偿输出路径中与与/或门160相关联的延迟。延迟逻辑环130的反馈输入端FDBK通过使用与延迟逻辑环器件相关联的反馈电路，有效地消除了来自延迟逻辑环130输出信号的与/或门160的门延迟逻辑。

对于图1的“X.5分频”电路100采用X等于偶数2、4、6等的整数的应用，信号X_EVEN/ODD在时钟分频器电路100的输入端100C上显示出逻辑高。反之，对于如由方程1表示的除数X.5采用诸如3、5、7等的奇整数X(大于2的任意奇数)的分频器电路100的应用，信号X_EVEN/ODD将逻辑低信号提供到输入端100C。在下面讨论的一个实施例中，信号X_EVEN/ODD与用于X的偶整数相对应。在X与偶整数相对应的这些条件下，输入信号X_EVEN/ODD在时钟分频器电路100输入端100C显示高状态。布尔逻辑示出了：逻辑门160将输入端160C上的延迟逻辑环130的90°输出信号传递到逻辑门160的输出端。信号CLKIN_DEL表示前移90°的基准时钟CLKIN。

在另一个实施例中，例如对于X等于3或更大的奇整数的X.5分频值，信号X_EVEN/ODD输入端100C显示出低状态。在此情形下，与/或逻辑门160将延迟逻辑环130的270°输出信号传递到门160的输出端，由此生成CLKIN_DEL信号。在此例子中，CLKIN_DEL信号表示延迟或前移了270度的基准系统时钟CLKIN信号。利用X_EVEN/ODD信号对延迟逻辑环130的90°输出或270°输出的选择确定适当的定时关系，以生成如在下面更详细地讨论的分频器电路100中的未来波形。与/或门160的输出耦接到触发器170的正边沿触发时钟输入端、以及触发器180的负边沿触发时钟输入端。

通过时钟信号CLKIN_DEL的上升沿触发的上升沿触发型触发器170生成时钟信号A_DEL。触发器170的输出端耦接到或门190的输入端190B。信号A_DEL表示时钟信号A延迟了基准系统时钟CLKIN的一个上升沿的副本。时钟信号CLKIN_DEL的下降沿触发下降沿触发型触发器180。触发器180的输出端生成时钟信号B_DEL。时钟信号B_DEL表示时钟信号B的延迟版本。触发器180的输出端耦接到或门190的其余输入端190D。或门190在CLKOUT输出端100B生成分频器电路100的输出时钟信号CLKOUT。

图2示出了更详细地描述图1的可变占空比脉冲发生器200的状态条件的状态机。在输入端100A上的输入时钟信号CLKIN向可变占空比脉冲发生器200提供输入。此外，可变占空比脉冲发生器200在其输出端生成输出时钟信号A。状态机块210描述可变占空比脉冲发生器200的激活(active)状态条件。激活状态与时钟信号A的数字高条件相对应。块210描述可变占空比脉冲发生器200的初始状态。变量X与被选择用来表示以上方程1中的除数值的2或更大的整数值相对应。随后，状态机块210还描述这样的函数：如在下面的方程3中描述的N等于X/2的数学下取整(mathematical floor)、或X/2减小到最接近的整数值的结果。此结果表示激活状态的总数、或时钟信号A相对于输入基准系统时钟CLKIN显示激活高状态的周期。

                    方程3

             X/2的数学下取整函数

当分频器电路100采用值3作为X的示例值时，则N等于所得到的整数值1。更具体地，按照方程3，X/2或3/2产生结果1.5，其在减小或下舍入(rounddown)到最接近的整数时产生用于N的值1。如所描述的，N＝1的结果对应于时钟信号A在基准系统时钟信号CLKIN的1个时钟周期输入中显示出高状态。

在X对应于等于4的整数值的另一个例子中，方程3产生N＝2的值。再一次，时钟分频器电路100将基准系统时钟CLKIN的频率除以X.5，在此例子中即4.5(按照方程1)。状态机块210的结果与等于X/2的数学下取整的N相对应。X/2的最终结果(在此例子中等于整数值2)描述了对于时钟信号A的按照块210的激活状态的数目。此外，所得到的值2表示时钟信号A相对于基准系统时钟输入CLKIN的时钟周期显示出高状态达2个周期。由于满足了此状态，所以，图2的状态机进入如由状态机块220定义的下一个状态。

状态机块220描述生成时钟信号A的非激活(inactive)状态所需的条件。块220的非激活状态条件还描述使得时钟信号A转变并保持在数字低或关(off)状态的条件。在状态机块220中，值M等于在下面的方程4中给出的关系：

                            方程4

其中，M表示X.5的2倍减去X除以2的数学下取整函数。此外，M表示对于时钟信号A显示出低状态的情况的、与输入时钟信号CLKIN相关联的周期的数目。

再次，在X等于整数值3的例子中，所得到的非激活周期与3.5的2倍减去3/2被取整为下一个最小整数相对应。此外，按照以上方程4，M等于整数值6，即7减1。所得到的等于6的M值表示基准系统时钟信号CLKIN的6个时钟输入周期，其使得时钟信号A保持为低状态。完整的周期组合图2中的状态机的两个块状态的结果。更具体地，时钟信号A在基准系统时钟CLKIN的1个输入周期中转变为高，并在基准系统时钟CLKIN的6个输入周期脉冲中转变为低。再次，这表示X等于整数值3的例子。该状态机还描述此序列重置，以及倘若输入基准信号时钟CLKIN保持激活，则利用按照块210而转变为激活高的时钟信号A的同等函数(identical function)启动无限重复的新的周期。

在所述两个例子中的第二个中，X的值与整数4相对应。块220描述所得到的时钟信号A的非激活周期。按照方程4，块220描述M等于4.5的2倍减去4/2的数学下取整的情形。M的结果值为9减2，或7。M的值与基准系统时钟信号CLKIN的7个时钟输入周期相对应，在这些周期中，时钟信号A转变并保持为低状态。在此示例中，组合图2的两个状态，可将时钟信号A定义为：在基准系统时钟CLKIN的2个输入周期中为高，而在CLKIN的7个输入脉冲中为低。按照块210，状态机还描述此序列重置并重复同等函数，其中，时钟信号A转变为激活高，并无限地重复。下面的时序图将进一步表示此关系。

图3示出了如在图1中看到的被串联或级联耦接以形成触发器级延迟逻辑电路300的多个触发器的一个例子。触发器级延迟逻辑电路300在输入端300A接收基准时钟信号A，并在输入端300B接收主或基准时钟信号CLKIN。输入端300A耦接到下降沿触发型触发器1，即触发器310的D输入端，以接收基准时钟信号A。此外，触发器1的时钟输入耦接到分频器电路输入端300B，以向触发器1提供基准系统时钟信号CLKIN，作为下降沿触发时钟。输入端300B、CLKIN也耦接到触发器2，即触发器320的时钟输入端，并还耦接到触发器3:K，即触发器330的时钟输入端。触发器3:K表示：满足如方程5所述的用于K的方程所需的、第三或任意数目直到计数K为止的触发器。

                        方程5

         X.5的数学上取整(Ceiling)函数

其中，K(定义为整数)表示图1的触发器级延迟逻辑300中的级延迟触发器的总数计数。此外，K表示用来确保如上面在方程1中描述的X的关系的总触发器计数。在方程5的除数中，X与方程1中的除数变量X相对应。方程1将输出时钟信号CLKOUT的频率确定为基准系统时钟CLKIN的频率除以除数X.5。

继续图3，触发器1的输出耦接到触发器2的D输入端。触发器2的输出耦接到触发器3:K的D输入端，其中表示如由方程5定义的触发器3至K的数目。如在图3中看到的，在这个表示触发器3:K中，级联中的最后一个触发器K生成基准时钟信号B，作为输出时钟信号300C。

在一个例子中，X对应于整数值2。K还定义为2.5的数学上取整值、或者在此例子中是所得到的值3。通过按照方程5的定义，在按照图1的触发器级延迟逻辑300中级联所需的触发器的总数等于3。此外，在另一个例子中，X对应于整数值3。按照方程5，触发器级延迟逻辑电路300中的总触发器计数等于值4。对于等于4的X，触发器级延迟逻辑电路300对应于总共5个触发器，等等。

图4示出了CLKIN、CLKIN_DEL、A、B、A_DEL、B_DEL、以及CLKOUT信号幅度随时间改变的时序图。图4绘出了分频器电路100的操作，其中，X对应于整数值3，而方程1的除数对应于3.5。图4的定时时钟信号引用自系统时钟CLKIN信号。基准系统时钟CLKIN对应于具有50/50的占空比、或激活高和非激活低状态关系的输入数字信号。50/50占空比对应于共同的高和共同的低周期脉宽。分频器电路100根据基准系统时钟信号，即CLKIN信号，而生成所有时钟和基准定时信号。换句话，当分频器电路100对于X采用值3时，得到图4的时序图例子，其中X描述了上面的方程1中的X.5的除数变量。按照上面的方程1，还可将基准系统时钟信号CLKIN和输出时钟信号CLKOUT之间的关系描述为CLKOUT FREQ＝CLKIN FREQ/X.5。

时钟信号CLKIN_DEL复制在基准系统时钟输入CLKIN 100A上的波形，但将该波形在时间上前移。更具体地，CLKIN_DEL表示与在时间帧中右移了270°，即在时间上前移的基准系统时钟CLKIN信号同等频率和脉宽的时钟信号。在此例子中，延迟逻辑环130提供270°定时移位。270°移位对应于360总度数中的270度、或3/4标准时钟周期的定时延迟右移。基准系统时钟信号CLKIN的一个上升沿和基准系统时钟信号CLKIN的下一个上升沿之间的时间对应于标准时钟周期。在此例子中，X表示值3，并且，分频器电路100将X的此值解释为奇数。为帮助此解释，外部电路(未示出)将作为逻辑低信号的信号X_EVEN/ODD提供到输入端100C。换句话说，由于在此例子中X对应于奇数，所以，图1中的100C处的X_EVEN/ODD信号显示出逻辑低状态。当输入端100C显示出逻辑低状态时，这允许延迟逻辑环130中的270°输出信号通过与/或逻辑门160。与/或逻辑门160生成相对于一个完整周期、或基准系统时钟信号CLKIN的360度而右移270°度的时钟信号CLKIN_DEL。与/或逻辑门140通过提供耦接到延迟逻辑环130的反馈输入端FDBK的补偿延迟反馈，匹配与/或逻辑门160的输出延迟。与/或逻辑门160生成时钟信号CLKIN_DEL，其中，可将时钟信号CLKIN_DEL和基准系统时钟信号CLKIN之间的关系确保为真实的270度，并且不受除了延迟逻辑环130之外的电路或逻辑门延迟所影响。

随着基准系统时钟信号CLKIN的最初的上升沿，时钟信号A转变为激活状态、或高。如由图2中的状态机的块210所定义的，时钟信号A在上面通过方程3而描述的周期中保持高。此外，方程3描述X/2的数学下取整函数、或者在此例子中是3/2下舍入为1。另外，方程3将基准时钟信号A定义为：在基准系统时钟信号CLKIN的1个完整周期中显示出高状态。在一个周期的高状态之后，时钟信号A转变为低状态。如由图2中的状态机逻辑所定义的，时钟信号A将在等于按照以上方程4的结果值M的周期中保持为低。M计算出为6、或X.5的2倍减去X/2的取整的结果。更具体地，如在图4的时序图中看到的，时钟信号A在基准系统时钟信号CLKIN的6个周期中保持为低状态的非激活。另外，可通过由上面的方程2表示的关系，定义时钟信号A的频率，其中将时钟信号CLKIN的频率除以X.5的2倍。在X等于3的此例子中，方程2等于3.5的2倍的整数值、或7。如在图4的时序图中看到的，信号A显示出比基准输入时钟信号CLKIN的频率慢7倍的频率。按照图2的状态机逻辑，倘若输入基准系统时钟信号CLKIN保持激活，则时钟信号A的波形将重复。

时钟信号B表示通过触发器级延迟逻辑300而在时间上延迟或前移，即在图4的时序图中向右移位的时钟信号A的副本。如图3所示，触发器级延迟逻辑300采用如通过以上方程5指示的数目的级联触发器。在X＝3的例子中，K等于X.5的数学上取整函数。由此，当上舍入(round up)产生用于K的结果值4时，X.5对应于3.5。K的结果值对应于触发器级延迟逻辑300的总触发器计数，即4个触发器。基准系统时钟信号CLKIN的下降沿触发触发器延迟逻辑300。当这样被触发时，此动作通过触发器延迟逻辑300的触发器级联而记下(clock)时钟信号A状态。此外，在第四次出现时钟输入信号CLKIN转变为低状态之后，时钟信号B转变为高。更具体地，当通过信号A转变为高状态和时钟输入信号CLKIN触发的出现而被启动时，时钟信号B转变为高。随后，在基准系统时钟信号CLKIN的第四个下降沿出现之后、且在时钟信号A转变为低之后，时钟信号B转变为低状态。在图4的时序图中，将所得到的时钟信号A的右移副本描绘为时钟信号B。在此例子中，信号B显示出基准时钟信号A右移基准系统时钟信号CLKIN的周期的X.5或3.5倍。

上升沿时钟触发型触发器170生成时钟信号A_DEL，作为其输出信号。时钟信号CLKIN_DEL的上升沿利用时钟信号A数据的输入而触发触发器170。时钟信号A_DEL，即所得到的触发器170的输出，提供时钟信号A的延迟副本。时钟信号A_DEL在脉宽上与基准时钟信号A等同，但被延迟到时钟信号CLKIN_DEL的上升沿的下一次出现。换句话说，当时钟信号A显示出高状态时，信号A_DEL将随着时钟信号CLKIN_DEL的上升沿的先前出现而转变为高。此外，随着时钟信号A转变为低，时钟信号A_DEL随着CLKIN_DEL信号的下一个上升沿而转变为低。时钟信号A_DEL保持为低，直到时钟信号A下一次到高状态的转变再次启动周期为止。倘若基准系统时钟CLKIN保持激活，则此周期无限期地重复。时钟信号B_DEL遵循与时钟信号A_DEL相对于时钟信号A的关系类似的、相对于CLKIN_DEL的关系。更具体地，CLKIN_DEL的下降沿的每次出现利用数据输入时钟信号B而触发触发器180或对其计时。此动作生成复制的脉宽波形B_DEL，其实际上是被延迟到时钟信号CLKIN_DEL的下降沿的时钟信号B。时钟信号B_DEL出现在图1中的触发器180的输出端上。

如在图1和图4的时序图中看到的，向或门190的四个输入端呈现的信号的组合，即，时钟信号A、时钟信号B、时钟信号A_DEL、以及时钟信号B_DEL导致输出时钟信号CLKOUT 100B的生成。注意，当或门190的4个输入中的任一个显示逻辑高时，或门190的输出也显示逻辑高。由此，当A、B、A_DEL或B_DEL信号中的任一个显示逻辑高时，或门190的输出端的CLKOUT信号显示逻辑高。分频器电路100采用此逻辑“或”布尔关系，以根据四个信号A、B、A_DEL和B_DEL构造CLKOUT信号。

更具体地，再次参照图4，时钟信号A在401处的上升沿在401′处生成输出时钟信号CLKOUT的第一上升沿。时钟信号A_DEL与时钟信号A重叠，以防止或门190丢失输入连续性、并显示信号丢失的任意潜在可能性。A_DEL在402处的下降沿表示输出时钟信号CLKOUT在402′处的第一下降沿。在403处的时钟信号B转变为高的下一次出现在403′处生成输出时钟信号CLKOUT的第二上升沿。时钟信号A和时钟信号B之间的关系定时显示如由方程1描述的X.5分频的情形。如在图1和以上方程1中所述，时钟信号A和时钟信号B之间的关系表示被分频的时钟频率CLKOUT的一个周期。时钟信号B和时钟信号B_DEL之间的重叠再次确保不向或门190呈现中间的下降沿数据。此外，时钟信号B和时钟信号B_DEL之间的重叠确保时钟信号B_DEL在404处的下降沿清楚地定义第二输出时钟信号CLKOUT脉冲的下降沿404′。尽管以上描述讨论了图4的时序图中的CLKOUT信号的前两个时钟周期的生成，但所描述的过程可无限期地重复，直到被输入基准系统时钟信号CLKIN的不连续所中断为止。此外，时钟信号A、时钟信号B、时钟信号A_DEL、以及时钟信号B_DEL之间的定时关系导致了：显示理想的50/50占空比、或近似等于理想的50％占空比的占空比的输出时钟信号CLKOUT。如在图4中看到的，在时钟信号A转变为高、或时钟信号B转变为高的上升沿之间的周期的持续时间中，输出时钟信号CLKOUT显示出高状态。此外，当时钟信号A_DEL转变为低、或时钟信号B_DEL转变为低时，输出时钟信号CLKOUT转变为低状态。

图5示出了当分频器电路100采用除数4.5来按照以上方程1生成输出时钟信号CLKOUT时时钟分频器电路100中的波形的另一个时序图。基准系统时钟信号CLKIN描述显示50/50或50％占空比的数字信号。换句话说，CLKIN信号显示出逻辑高的时间等于CLKIN信号显示出逻辑低的时间。分频器电路100根据基准系统时钟信号CLKIN生成图5中绘出的所有时钟以及基准定时信号。此例子采用整数值4用于以上方程1中的X.5的除数变量X。

分频器电路100生成作为在频率和脉宽方面近似等同于基准输入时钟信号CLKIN的波形的时钟信号CLKIN_DEL。然而，与基准系统时钟信号CLKIN相比，分频器电路100将时钟信号CLKIN_DEL移位或延迟90°。更具体地，如在图5的时序图中看到的，延迟逻辑环130将时钟信号CLKIN_DEL右移。在X等于4的此例子中，分频器电路100将X解释为偶数变量，即偶整数。为帮助此解释，外部电路(未示出)将作为逻辑高信号的信号X_EVEN/ODD提供到输入端100C。逻辑高X_EVEN/ODD信号通过反相器150，其将该信号反相为逻辑低，以使延迟逻辑环130的90°相移输出信号通过与/或门160，同时防止270°相移的输出信号到达与/或门160的输出端。在这些条件下，如在图5的图中看到的，与/或逻辑门160生成延迟的时钟信号CLKIN_DEL，其显示出在时间上右移90°、或基准系统时钟信号CLKIN的1/4周期。如上所述，与/或门140等同于与/或门160。延迟逻辑环输出130通过延迟逻辑环电路130内部的反馈机制，补偿由与/或门160引起的延迟，其中，与/或门140向延迟逻辑环130有效地通知由与/或门160引起的延迟。更具体地，通过如与/或门160看到的同等逻辑与/或门140反馈的延迟逻辑环130的0°输出提供用来补偿或消除延迟的定时关系，否则该延迟由通过如与/或门160看到的门逻辑转变的输出信号而产生。时钟信号CLKIN_DEL和基准系统时钟信号CLKIN之间的关系确保不受任意附加电路或逻辑门延迟影响的真实的90°移位。

随着基准系统时钟CLKIN的最初的上升沿，时钟信号A在501处转变为激活高。如由图2中的状态机块210所定义的，在由上面的方程3所描述的周期中，时钟信号A保持为高。还用数学方式将块210的激活周期定义为X/2的取整函数，或者，在此例子中，即4/2或2。此结果值2对应于在基准系统时钟信号CLKIN的2个完整的时钟周期中的高状态。在2个周期的高状态之后，如由图2中的状态机逻辑定义的，时钟信号A转变为低，并维持该状态。图2中的块220将非激活状态周期定义为等于上面的方程4的结果，或4.5的2倍减去4/2的数学下取整函数。方程4计算为9减2，或基准系统时钟信号CLKIN的7个周期，其中，如在图5的时序图中看到的，信号A转变并保持为低状态。另外，时钟信号A的频率与由以上方程2表示的关系相对应，其中，时钟信号CLKIN的频率被除以2乘X.5、或2乘4.5的结果。在此例子中，方程2产生用于A FREQ的值9。如在图5的时序图中看到的，信号A的频率显示出比基准输入时钟信号CLKIN的频率慢9倍的频率。此外，按照图2中的状态机逻辑，倘若输入基准系统时钟信号CLKIN保持激活，则时钟信号A的波形将重复。

时钟信号B实质上对应于通过触发器级延迟逻辑300而在时间上移位或延迟的时钟信号A的副本。如图3中定义的，触发器级延迟逻辑300表示由以上方程5指定的数目的触发器。在此例子中，K等于X.5的数学上取整函数，其中，X等于4，且X.5等于4.5，其被上舍入为结果值5。此外，触发器级延迟逻辑300对应于此数值结果K＝5的总触发器计数，即5个触发器。如图5所示，基准系统时钟信号CLKIN的下降沿通过触发器级延迟逻辑300的触发器级联而选通时钟信号A。另外，在基准信号CLKIN的下降沿的第五次出现之后，触发器级延迟逻辑300触发时钟信号B输出300C为高。此外，如从时钟信号A转变为低时的时间点起测定的，在基准系统时钟信号CLKIN的下降沿第五次出现之后，时钟信号B再次转变为低状态。图5绘出了与上述定时关系一致的、作为时钟信号B的所得到的时钟信号A的右移副本。此例子还将时钟信号B描述为表示：时钟信号A右移基准系统时钟CLKIN的X.5或4.5倍。

触发器170在其时钟输入端上采用时钟信号CLKIN_DEL的上升沿，并在其数据输入端上采用时钟信号A，以在触发器170的输出端生成时钟信号A_DEL。时钟信号A_DEL显示出与时钟信号A等同的脉宽。然而，触发器170在时间上将信号A_DEL移位或延迟到时钟信号CLKIN_DEL的上升沿的第一次出现。在与时钟信号CLKIN_DEL的上升沿共同的定时中的502处，时钟信号A_DEL转变为低状态。时钟信号A_DEL保持为低，直到时钟信号A到高状态的下一次转变再次启动周期为止。时钟信号B_DEL遵循与时钟信号B和CLKIN_DEL之间的关系相同的关系，其中，CLKIN_DEL的下降沿的每次出现触发下降沿触发器180。此外，触发器180在时钟信号B中计时，作为其数据输入，并在CLKIN_DEL中计时，作为其时钟输入。作为响应，触发器180生成延迟的时钟信号B_DEL，其实质上是除了在时间上延迟之外、时钟信号B的复制脉宽波形。此外，在触发器180的输出端，还进一步将时钟信号B_DEL从时钟信号B延迟到时钟信号CLKIN_DEL的下降沿。

如在图1中看到的，或门190生成作为分别提供到或门190的四个输入端的四个时钟信号A、B、A_DEL和B_DEL的布尔“或”函数的输出时钟信号CLKOUT。再次参照图5，时钟信号A在501处的上升沿使或门190在501′处生成输出时钟信号CLKOUT的第一上升沿。或门190输入端190B处的时钟信号A_DEL与时钟信号A重叠，以防止或门190丢失输入连续性的任何潜在可能。如在图5中看到的，A_DEL在502处的下降沿与输出时钟信号CLKOUT的第一下降沿502′相对应。当时钟信号B在503处转变为高时，或门190的输出转变为高，以在503′处生成输出时钟信号CLKOUT的第二上升沿。总之，按照根据图1的时序图，分频器电路100的或门190使输出时钟信号CLKOUT在时钟信号A转变为高、或时钟信号B转变为高时转变为高状态。该重叠，或在或门输入端190D处的时钟信号B和B_DEL信号两者保持为高的时间周期确保不向或门190呈现中间下降沿数据。或门190确保时钟信号B_DEL在504处的下降沿清楚地定义第二输出时钟信号CLKOUT脉冲在504′处的下降沿。总之，按照根据图1的时序图，分频器电路100的或门190使输出时钟信号CLKOUT在时钟信号A_DEL转变为低、或时钟信号B_DEL转变为低时转变为低状态。上述方法生成CLKOUT的前两个时钟周期或脉冲周期。如在图5中的时序图中看到的，分频器电路100可无限制地重复此方法，直到被输入基准系统时钟信号CLKIN的不连续中断为止。此外，在一个实施例中，与时钟信号A_DEL和时钟信号B_DEL相配合的时钟信号A和时钟信号B之间的关系产生实现理想的50/50占空比的输出信号CLKOUT。

在一个实施例中，分频器电路100可耦接到诸如信息处理系统中的处理器、微处理器、数字信号处理器(DSP)、通信装置的数字电路，或形成所述数字电路的一部分。典型地，信息处理系统(IHS)包括经由总线而耦接到系统存储器的处理器。输入和输出装置耦接到总线，以提供用于IHS的信息的输入和输出。代表性的信息处理系统包括桌面计算机、膝上计算机、笔记本计算机、服务器、大型主机和微计算机系统。

图6是示出所公开的分频器电路100的一个实施例4中的处理流程的处理流程图。按照块600，可变占空比脉冲发生器200接收输入时钟信号CLKIN、以及除数值(X.5)。可变占空比脉冲发生器200生成时钟信号A作为输出时钟信号。如上面参照图2的状态机的块210所描述的，在等于如由方程3表示的

的周期中，时钟信号A保持在激活高状态。按照方程4，在被描述为

的周期中，时钟信号A转变为非激活或低状态。2(X.5)的结果值定义时钟信号A的总周期。此外，2(X.5)定义时钟信号A的激活高和非激活低周期的总和。按照块610，延迟逻辑环130接收输入时钟信号CLKIN作为基准。延迟逻辑环130生成引用输入时钟信号CLKIN 100A的270°输出和90°输出时钟信号。按照块620，与/或逻辑门160接收延迟逻辑环130所生成的270°输出和90°输出时钟信号。反相器门150接收输入信号X_EVEN/ODD100C。如果X_EVEN/ODD信号显示出低状态，则与/或逻辑门160通过时钟信号270°160B，其生成时钟信号CLKIN_DEL。然而，如果X_EVEN/ODD信号显示出高状态，则与/或逻辑门160通过时钟信号90°160C，其生成时钟信号CLKIN_DEL。

按照块630和图3，触发器级延迟逻辑电路300在输入端300A接收输入时钟信号A，并在输入端300B接收基准系统时钟输入信号CLKIN。按照方程5，触发器级延迟逻辑电路300内的触发器或级的总数等于

。触发器级延迟逻辑电路300在触发器级延迟逻辑电路300的输出端生成输出信号时钟B。按照块640，时钟信号CLKIN_DEL的上升沿触发作为到触发器170的输入的时钟信号A，并且，时钟信号CLKlN_DEL的下降沿触发作为到触发器180的输入的时钟信号B。触发器170生成作为时钟信号A的延迟副本的输出信号A_DEL。此外，触发器180生成作为时钟信号B的延迟副本的输出信号B_DEL按照块650，时钟信号A_DEL和时钟信号B_DEL流到或门190的相应输入端。此外，时钟信号A和时钟信号B也流到或门190的其它相应输入端。按照块650，或门190使用逻辑“或”操作来组合时钟信号A、时钟信号B、时钟信号A_DEL和时钟信号B_DEL以此方式，块650在分频器电路100的输出端生成输出时钟信号CLKOUT。

图7示出了包括分频器电路100的信息处理系统(IHS)700。如下所述，分频器电路100向IHS 700的一些组件，如处理器705，提供时钟信号。IHS700还包括总线710，其将处理器705耦接到系统存储器715和视频图形控制器720。显示器725耦接到视频图形控制器720。诸如硬盘驱动器、CD驱动器、DVD驱动器、或其它非易失性存储装置的非易失性存储装置730耦接到总线710，以向IHS 700提供信息的永久存储。在存储器715中加载操作系统735，以操控IHS 700的操作。诸如键盘和鼠标定点装置的I/O装置740耦接到总线710。可将诸如USB、IEEE 1394总线、ATA、SATA、PCI、PCIE和其它总线的一个或多个扩展总线745耦接到总线710，以帮助外设和装置连接到IHS 700。网络适配器750耦接到总线710，以使IHS 700能够通过有线或无线方式连接到网络和其它信息处理系统。尽管图7示出了采用处理器的一个IHS 700，但IHS可采用很多形式。例如IHS 700可采用桌面计算机、服务器、便携计算机、膝上计算机、笔记本计算机的形式、或其它形式要素的计算机或数据处理系统。IHS 700还可采用其它形式要素，如个人数字助理(PDA)、游戏装置、便携式电话装置、通信装置、或包括处理器和存储器的其它装置。在此特定实施例中，分频器电路100耦接到视频图形控制器720、I/O装置740和网络适配器750中的一个或多个，以向其提供时钟信号。视频图形控制器720、I/O装置740和网络适配器750用作这些时钟信号的接收器电路。

前面公开了这样的时钟信号分频器方法和设备，其中，在一个实施例中，将输入基准系统时钟信号除以除数X.5，其中，X表示2或更大的整数。在一个实施例中，公开的方法和设备对于输出时钟信号CLKOUT，维持50％的理想占空比基准，即，50％的高和50％的低、或50/50，同时，维持基准系统时钟信号CLKIN以及所得到的输出时钟信号CLKOUT的下降和上升沿之间的直接关系。

对于本领域的技术人员来说，考虑到本发明的此描述，此发明的修改和替换实施例将是显而易见的。因而，此描述教导本领域的技术人员实现本发明的方式，并意欲被理解为仅为说明性的。所示出并描述的本发明的形式构成当前的实施例。本领域的技术人员可做出部分的形状、大小、以及配置方面的各种改变。例如，本领域的技术人员可用等价元件来替换这里说明并描述的元件。此外，在得到本发明的此描述的利益之后，本领域的技术人员可独立于其它特征的使用而使用本发明的特定特征，而不会背离本发明的范围。

Claims (20)

1、一种通过分频器电路来处理信号的方法，该方法包括：

通过分频器电路的分频器输入端，接收包括显示出频率CLKIN FREQ的多个脉冲的时钟输入信号；

通过耦接到分频器输入端的分频器逻辑，在分频器电路的分频器输出端生成时钟输出信号，该时钟输出信号包括显示出时钟频率CLKOUT FREQ的多个脉冲，频率CLKOUT FREQ等于频率CLKIN FREQ除以X.5，其中，X为至少等于2的整数，其中生成时钟输出信号的步骤还包括：

通过可变占空比脉冲发生器，根据关系A FREQ＝CLKINFREQ/(2×(X.5))而生成显示出频率A FREQ的脉冲信号A，其中，脉冲信号A包括具有上升和下降沿的多个脉冲；

通过时间延迟逻辑，生成被指定为脉冲信号B的、脉冲信号A的时间延迟副本，其中，脉冲信号B包括具有上升和下降沿的多个脉冲；

通过相位延迟逻辑，生成信号A的相位延迟副本、以及信号B的相位延迟副本，信号A和信号B的相位延迟副本在相位上被延迟了预定的相位量；以及

通过耦接到分频器输出端的输出逻辑，生成包括多个偶和奇脉冲的时钟输出信号，其中，所述偶和奇脉冲分别包括响应于脉冲信号A和脉冲信号B的上升沿而生成的上升沿、并且其中，所述偶和奇脉冲分别包括响应于脉冲信号A和脉冲信号B的相位延迟副本的下降沿而生成的下降沿。

2、如权利要求1所述的方法，其中，该输出逻辑通过对脉冲信号A、脉冲信号B、脉冲信号A的延迟副本、以及脉冲信号B的延迟副本一起进行逻辑“或”，而生成时钟输出信号。

3、如权利要求1所述的方法，其中，对于偶数值的X，预定相位量为90°。

4、如权利要求1所述的方法，其中，对于奇数值的X，预定相位量为270°。

5、如权利要求1所述的方法，其中，相位延迟逻辑采用延迟逻辑环来对信号A和信号B进行相位延迟。

6、如权利要求1所述的方法，其中，时间延迟逻辑采用多个触发器级，以在时间上对脉冲信号A进行延迟，以形成脉冲信号B。

7、如权利要求1所述的方法，其中，可变占空比脉冲发生器确定形成脉冲信号A的脉冲的时钟输入信号的第一逻辑状态的数目。

8、如权利要求1所述的方法，其中，时钟输出信号显示50-50占空比。

9、一种分频器电路，包括：

适于接收包括显示出频率CLKIN FREQ的多个脉冲的时钟输入信号的分频器输入端；

分频器输出端，在该分频器输出端生成包括显示出时钟频率CLKOUTFREQ的多个脉冲的时钟输出信号，频率CLKOUT FREQ等于频率CLKINFREQ除以X.5，其中X为至少等于2的整数；

耦接在分频器输入端和分频器输出端之间的分频器逻辑，该分频器逻辑通过以下步骤生成时钟输出信号：

通过可变占空比脉冲发生器，根据关系A FREQ＝CLKIN FREQ/(2×(X.5))而生成显示出频率A FREQ的脉冲信号A，其中脉冲信号A包括具有上升和下降沿的多个脉冲；

通过时间延迟逻辑，生成被指定为脉冲信号B的、脉冲信号A的时间延迟副本，其中脉冲信号B包括具有上升和下降沿的多个脉冲；

通过相位延迟逻辑，生成信号A的相位延迟副本、以及信号B的相位延迟副本，信号A和信号B的相位延迟副本在相位上被延迟了预定的相位量；以及

通过耦接到分频器输出端的输出逻辑，生成包括多个偶和奇脉冲的时钟输出信号，其中，所述偶和奇脉冲分别包括响应于脉冲信号A和脉冲信号B的上升沿而生成的上升沿，并且其中，所述偶和奇脉冲分别包括响应于脉冲信号A和脉冲信号B的相位延迟副本的下降沿而生成的下降沿。

10、如权利要求9所述的分频器电路，其中，该输出逻辑是耦接到可变占空比脉冲发生器、时间延迟逻辑、以及相位延迟逻辑的或门，该或门对脉冲信号A、脉冲信号B、脉冲信号A的延迟副本、以及脉冲信号B的延迟副本一起进行逻辑“或”，以生成时钟输出信号。

11、如权利要求9所述的分频器电路，其中对于偶数值的X，预定相位量为90°。

12、如权利要求9所述的分频器电路，其中对于奇数值的X，预定相位量为270°。

13、如权利要求9所述的分频器电路，其中相位延迟逻辑包括：耦接到分频器输入端的延迟逻辑环。

14、如权利要求9所述的分频器电路，其中，时间延迟逻辑包括多个触发器级，触发器级的数目确定时间延迟逻辑所显示出的时间延迟。

15、如权利要求9所述的分频器电路，其中，可变占空比脉冲发生器确定形成脉冲信号A的逻辑高脉冲的时钟输入信号的逻辑高状态的数目。

16、如权利要求9所述的分频器电路，其中时钟输出信号显示50-50占空比。

17、一种信息处理系统(IHS)，包括：

处理器；

耦接到该处理器的存储器；

耦接到该处理器的子系统；

耦接到该子系统的分频器电路，其包括：

适于接收包括显示出频率CLKIN FREQ的多个脉冲的时钟输入信号的分频器输入端；

分频器输出端，在该分频器输出端生成包括显示出频率CLKOUTFREQ的多个脉冲的时钟输出信号，频率CLKOUT FREQ等于频率CLKIN FREQ除以X.5，其中，X为至少等于2的整数；

耦接在分频器输入端和分频器输出端之间的分频器逻辑，该分频器逻辑通过以下步骤形成时钟输出信号：

通过可变占空比脉冲发生器，根据关系A FREQ＝CLKINFREQ/(2×(X.5))而生成显示出频率A FREQ的脉冲信号A，其中脉冲信号A包括具有上升和下降沿的多个脉冲；

通过时间延迟逻辑，生成被指定为脉冲信号B的、脉冲信号A的时间延迟副本，其中，脉冲信号B包括具有上升和下降沿的多个脉冲；

通过相位延迟逻辑，生成信号A的相位延迟副本、以及信号B的相位延迟副本，信号A和信号B的相位延迟副本在相位上被延迟了预定的相位量；以及

通过耦接到分频器输出端的输出逻辑，生成包括多个偶和奇脉冲的时钟输出信号，其中，所述偶和奇脉冲分别包括响应于脉冲信号A和脉冲信号B的上升沿而生成的上升沿，并且其中，所述偶和奇脉冲分别包括响应于脉冲信号A和脉冲信号B的相位延迟副本的下降沿而生成的下降沿。

18、如权利要求17所述的IHS，其中，该输出逻辑是耦接到可变占空比脉冲发生器、时间延迟逻辑、以及相位延迟逻辑的或门，该或门对脉冲信号A、脉冲信号B、脉冲信号A的延迟副本、以及脉冲信号B的延迟副本一起进行逻辑“或”，以生成时钟输出信号

19、如权利要求17所述的IHS，其中对于偶数值的X，预定相位量为90°。

20、如权利要求17所述的IHS，其中对于奇数值的X，预定相位量为270°。

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