CN105320212A - 生成多相时钟的电子系统及其训练方法 - Google Patents

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CN105320212A CN201510141404.7A CN201510141404A CN105320212A CN 105320212 A CN105320212 A CN 105320212A CN 201510141404 A CN201510141404 A CN 201510141404A CN 105320212 A CN105320212 A CN 105320212A
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Abstract

一种电子系统包括存储器控制器和存储器。存储器控制器基于参考时钟信号来生成彼此具有不同相位的多个控制器时钟。存储器通过接收彼此具有相位差的第一和第二时钟来生成彼此具有不同相位的多个内部时钟，并且与多个内部时钟同步地输出奇数排序的数据和偶数排序的数据中的一个。

Description

生成多相时钟的电子系统及其训练方法
相关申请的交叉引用
本申请要求在2014年6月12日提交韩国知识产权局的韩国申请No.10-2014-0071257的优先权，其整体内容通过引用合并于此。
技术领域
本发明的实施例总体上涉及电子装置，更具体地，在一个或更多个实施例中，涉及生成多相时钟的电子系统及其训练方法。
背景技术
在主装置、诸如处理器或控制器与从装置、诸如低级别处理器(例如，存储器控制器)、数据存储装置或存储器进行通信的电子系统中，主装置和从装置可以通过彼此发送和接收数据来彼此通信。在主装置和从装置具有异步接口的电子系统中，主装置向从装置发送时钟信号，使得从装置可以与时钟同步。这样的电子系统可以控制主装置和从装置之间的接口，使得它们之间的数据传送可以与时钟信号同步。
发明内容
在本发明的一个实施例中，一种电子系统可以包括：存储器控制器，其被配置成基于参考时钟信号来生成彼此具有不同相位的多个控制器时钟；以及存储器，其被配置成通过接收彼此具有相位差的第一和第二时钟来生成彼此具有不同相位的多个内部时钟，并且与多个内部时钟同步地输出奇数排序的数据和偶数排序的数据中的一个。
在本发明的一个实施例中，一种电子系统可以包括：存储器控制器，其被配置成基于参考时钟信号来生成彼此具有不同相位的多个控制器时钟；以及存储器，其被配置成通过接收彼此具有相位差的第一和第二时钟来生成彼此具有不同相位的第一组时钟和第二组时钟，并且与第一组时钟和第二组时钟中的一个同步地输出奇数排序的数据和偶数排序的数据中的一个。
在本发明的一个实施例中，一种电子系统可以包括：存储器控制器，其被配置成基于参考时钟信号来生成彼此具有不同相位的多个控制器时钟；以及存储器，其被配置成通过接收彼此具有相位差的第一和第二时钟来生成彼此具有不同相位的多个内部时钟，并且与多个内部时钟同步地输出奇数排序的错误检测信息和偶数排序的错误检测信息作为错误检测代码。
附图说明
结合附图描述特征、方面和实施例，在附图中：
图1是图示根据本公开的一个实施例的电子系统的框图，
图2是图示根据本公开的一个实施例的电子系统的框图，
图3是图示图2中所示的时钟驱动器的电路图，
图4是图示图2中所示的训练部的电路图，
图5A至图5D是图示图2中所示的时钟接收器的各种示例的电路图，
图6是图示图2和图5中所示的时钟接收器生成的多个内部时钟的时序图，
图7是图示图2中所示的数据输入/输出部的电路图，
图8是图示根据本公开的一个实施例的电子系统的操作的数据时序图，
图9是图示根据本公开的一个实施例的电子系统的框图，
图10是图示根据本公开的一个实施例的电子系统的框图，
图11是图示根据本公开的一个实施例的电子系统的框图，
图12是图示根据本公开的一个实施例的电子系统的框图，以及
图13是图示图12中所示的电子系统的操作的数据时序图。
具体实施方式
参见图1，电子系统1可以包括存储器控制器11和存储器12。存储器控制器11和存储器12可以通过彼此发送和接收数据来彼此通信。存储器控制器11可以控制在存储器12中执行的操作。例如，存储器12可以执行写入和读取操作，并且存储器控制器11可以控制存储器执行写入和读取操作。存储器控制器11可以通过经由多个系统总线向存储器12传送各种控制信号来控制存储器12的操作。例如，存储器控制器11可以通过多个系统总线向存储器12提供一个或更多个时钟CLK、命令信号CMD、地址信号ADD和数据DQ，使得存储器12可以执行用于将数据储存在存储器12的存储器单元中的写入操作。另外，存储器控制器11可以通过多个系统总线向存储器12提供一个或更多个时钟CLK、命令信号CMD、地址信号ADD和数据DQ，使得存储器12可以执行用于从存储器12的存储器单元输出数据的读取操作。
存储器控制器11可以是用于控制存储器12的主装置。存储器控制器11可以是中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)中的一个。
存储器12可以是易失性存储器装置，诸如动态随机存取存储器(DRAM)，或者可以是非易失性存储器装置，诸如快闪存储器、相变随机存取存储器(PCRAM)、阻变随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)和自旋转移矩随机存取存储器(STTRAM)，或者可以包括易失性存储器装置和非易失性存储器装置中的两个或更多个的组合。
图2是图示根据本公开的一个实施例的电子系统2的框图。参见图2，电子系统2可以包括存储器控制器21和存储器22。存储器控制器21可以传送一个或更多个时钟信号。例如，存储器控制器21可以向存储器22传送彼此具有不同相位的第一时钟CLK1和第二时钟CLK2，并且存储器22可以基于第一时钟CLK1和第二时钟CLK2而生成彼此具有不同相位的多个内部时钟ICLK<0:3>。第一时钟CLK1和第二时钟CLK2可以具有彼此不同的相位。例如，第一时钟CLK1和第二时钟CLK2之间的相位差可以是90或270度。在本发明的一个实施例中，第一时钟CLK1和第二时钟CLK2可以是单端时钟。在存储器控制器向存储器传送时钟的电子系统中，如果其是差分时钟，则可能需要不止一个焊盘和信号线来用于传送时钟信号。根据本公开的一个实施例的存储器控制器21可以向存储器22传送作为彼此具有不同相位的单端时钟的第一时钟CLK1和第二时钟CLK2。存储器控制器21可以基于参考时钟REFCLK而生成彼此具有不同相位的多个控制器时钟CCLK<0:3>。存储器控制器21可以传送多个控制器时钟CCLK<0:3>之中的两个或更多个时钟。例如，存储器控制器21可以向存储器22传送第一控制器时钟CCLK<0>和第四控制器时钟CCLK<3>作为第一时钟CLK1和第二时钟CLK2。参考时钟REFCLK可以由可包括锁相环的时钟生成电路生成。存储器控制器21可以在其中包括时钟生成电路。此外，时钟生成电路可以存在于存储器控制器21外部。
存储器22可以从存储器控制器21接收第一时钟CLK1和第二时钟CLK2，并且基于第一时钟CLK1和第二时钟CLK2来生成彼此具有不同相位的多个内部时钟ICLK<0:3>。存储器22可以响应于多个内部时钟ICLK<0:3>来执行各种操作，例如，存储器22可以响应于多个内部时钟ICLK<0:3>来执行数据写入和数据读取操作。在下文中，多个数据可以涉及读取数据RDATA和写入数据WDATA。读取数据RDATA可以在读取操作期间从存储器22输出，写入数据WDATA可以在写入操作期间储存在存储器22中。存储器22可以响应于多个内部时钟ICLK<0:3>向存储器控制器21输出读取数据RDATA。存储器22可以与多个内部时钟ICLK<0:3>同步地输出所述多个数据中的一部分。例如，在多个数据按顺序的情况下，存储器22可以与多个内部时钟ICLK<0:3>同步地输出奇数排序的数据。此外，存储器22可以与多个内部时钟ICLK<0:3>同步地输出偶数排序的数据。当存储器22以双数据速率(DDR)操作时，其在时钟信号的上升沿和下降沿传输数据。例如，存储器22在时钟信号的上升沿传输奇数排序的数据，并且在时钟信号的下降沿传输偶数排序的数据。存储器22可以通过与多个内部时钟ICLK<0:3>同步地输出多个数据中的奇数排序的数据和偶数排序的数据中的仅一个，来输出具有与多个内部时钟ICLK<0:3>基本上相同的占空比的数据DQ，这将在后面更详细地描述。
参见图2，存储器控制器21可以包括时钟生成部210、时钟驱动器220和训练部230。时钟生成部210可以接收参考时钟REFCLK，并且生成多个控制器时钟CCLK<0:3>。所述多个控制器时钟CCLK<0:3>可以具有彼此不同的相位。例如，所述多个控制器时钟CCLK<0:3>可以具有相位差，使得具有连续编号CCLK<n>和CCLK<n-1>的控制器时钟之间的相位差是90度。
时钟驱动器220可以驱动并输出所述多个控制器时钟CCLK<0:3>中的两个或更多个时钟作为第一时钟CLK1和第二时钟CLK2。例如，时钟驱动器220可以输出第一控制器时钟CCLK<0>和第四控制器时钟和CCLK<3>作为第一时钟CLK1和第二时钟CLK2。第一时钟CLK1和第二时钟CLK2可以通过系统总线被传送到存储器22。例如，时钟驱动器220可以输出第一控制器时钟CCLK<0>和与第一控制器时钟CCLK<0>具有90度相位差的第四控制器时钟CCLK<3>分别作为第一时钟CLK1和第二时钟CLK2。时钟驱动器220可以响应于可变延迟代码VDLC<0:m>而可变地使所述多个控制器时钟CCLK<0:3>延迟，并且可以响应于可变电源VBC来驱动所述多个控制器时钟CCLK<0:3>。
训练部230可以接收从存储器22输出的数据DQ。训练部230可以基于从存储器22输出的数据DQ来控制时钟驱动器220。训练部230可以检测数据DQ的占空比，基于占空比检测的结果来生成可变延迟代码VDLC<0:m>和可变电源VBC，并且将可变延迟代码VDLC<0:m>和可变电源VBC提供给时钟驱动器220。例如，训练部230可以改变可变延迟代码VDLC<0:m>的逻辑值和可变电源VBC的电平，直至数据DQ的占空比变为50:50。
训练部230可以包括控制器数据输入/输出部231和占空检测部232。控制器数据输入/输出部231可以在读取操作期间接收从存储器22输出的数据，并且在写入操作期间向存储器22传送数据。控制器数据输入/输出部231可以与所述多个控制器时钟CCLK<0:3>同步地发送和接收数据。占空检测部232可以接收通过控制器数据输入/输出部231从存储器22输出的数据DQ。占空检测部232可以检测从存储器22输出的数据DQ的占空比，并且可以生成可变延迟代码VDLC<0:m>和可变电源VBC。占空检测部232可以增加或减少可变延迟代码VDLC<0:m>的逻辑值，并且还可以升高或降低可变电源VBC的电平，直至从存储器22输出的数据DQ的占空比变为50:50。
参见图2，存储器22可以包括时钟接收器240和数据输入/输出部250。时钟接收器240可以从存储器控制器21接收第一时钟CLK1和第二时钟CLK2。时钟接收器240可以基于第一时钟CLK1和第二时钟CLK2而生成彼此具有不同相位的多个内部时钟ICLK<0:3>。时钟接收器240可以通过将作为单端时钟的第一时钟CLK1和第二时钟CLK2进行组合来生成多个内部时钟ICLK<0:3>。
数据输入/输出部250可以接收从存储器控制器21传送的数据DQ，并且将写入数据WDATA输出到存储器22的内部电路。此外，数据输入/输出部250可以将存储器22中储存的读取数据RDATA输出到存储器控制器21。数据输入/输出部250可以与多个内部时钟ICLK<0:3>同步地输出读取数据RDATA作为数据DQ。数据输入/输出部250还可以接收偶数-奇数标志EV_OD_FLAG。偶数-奇数标志EV_OD_FLAG可以基于从存储器控制器21输出的命令信号或地址信号来生成。偶数-奇数标志EV_OD_FLAG可以在存储器22中生成作为测试模式信号。偶数-奇数标志EV_OD_FLAG可以允许通过数据输入/输出部250有选择地输出读取数据RDATA。数据输入/输出部250可以响应于偶数-奇数标志EV_OD_FLAG而与多个内部时钟ICLK<0:3>同步地输出读取数据RDATA的奇数排序的数据和偶数排序的数据中的一个。
图3是图示图2中所示的时钟驱动器220的电路图。参见图3，时钟驱动器220可以包括多个延迟部，例如第一延迟部301和第二延迟部302，以及多个缓冲部，例如第一缓冲部303和第二缓冲部304。第一延迟部301可以接收一个时钟，例如多个控制器时钟CCLK<0:3>中的第一控制器时钟CCLK<0>，并且响应于可变延迟代码VDLC<0:m>使第一控制器时钟CCLK<0>延迟。相似地，第二延迟部302可以接收一个时钟，例如多个控制器时钟CCLK<0:3>中的第四控制器时钟CCLK<3>，并且响应于可变延迟代码VDLC<0:m>使第四控制器时钟CCLK<3>延迟。延迟部301和302的延迟量可以根据可变延迟代码VDLC<0:m>变化。
第一缓冲部303可以接收第一延迟部301的输出信号，并且通过响应于可变电源VBC而驱动第一延迟部301的输出信号来生成第一时钟CLK1。缓冲部304可以接收第二延迟部302的输出信号，并且通过响应于可变电源VBC而驱动第二延迟部302的输出信号来生成第二时钟CLK2。缓冲部303和304可以根据可变电源VBC的电平来调整第一时钟CLK1和第二时钟CLK2的幅值。时钟驱动器220可以使用延迟量可响应于可变延迟代码VDLC<0:m>而变化的第一延迟部301和第二延迟部302、以及根据可变电源VBC而改变第一时钟CLK1和第二时钟CLK2的幅值的缓冲部303和304，来调整存储器22生成的多个内部时钟ICLK<0:3>的占空比。
图4是图示图2中所示的训练部230的电路图。参见图2和图4，训练部230可以包括控制器数据输入/输出部231和占空检测部232。控制器数据输入/输出部231可以包括并行化单元401、串行化单元402以及多个缓冲器403和404。缓冲器403和并行化单元401可以通过将经由系统总线从存储器22传送的数据DQ变为并行数据来生成写入数据WDATA。图4中所示的写入数据WDATA可以从存储器22输出并且由存储器控制器21接收。并行化单元401可以响应于多个控制器时钟CCLK<0:3>而基于数据DQ来生成写入数据WDATA。串行化单元402和缓冲器404可以通过使读取数据RDATA变为串行数据(例如，数据DQ)来生成数据DQ以将读取数据RDATA从存储器控制器21传送到存储器22。例如，即使每个读取数据RDATA储存在彼此不同的存储器单元中，读取数据RDATA也可以组合成数据DQ以便通过系统总线的单个信号线连续传送。图4中所示的读取数据RDATA可以从存储器控制器21输出并且由存储器22接收。串行化单元402可以响应于多个控制器时钟CCLK<0:3>而基于读取数据RDATA生成数据DQ。
占空检测部232可以接收从存储器22输出并且通过缓冲器403传输的数据DQ。占空检测部232可以基于数据DQ生成可变延迟代码VDLC<0:m>和可变电源VBC。占空检测部232可以检测数据DQ的占空比，并且可以增加或减少可变延迟代码VDLC<0:m>的逻辑值，并且还可以升高或降低可变电源VBC的电平，直至检测到的数据DQ的占空比变为50:50。
图5A至5D是图示图2中所示的时钟接收器240的各种示例的电路图。参见图5A，时钟接收器240A可以接收第一时钟CLK1和第二时钟CLK2，并且可以生成多个内部时钟ICLK<0:3>。时钟接收器240A可以包括第一电阻511、第二电阻512、第一比较器513和第二比较器514。第一电阻511的第一端部可以与被输入第一时钟CLK1的输入节点和第一比较器513的第一输入端子电耦接。第一电阻511的第二端部可以与第一比较器513的第二输入端子和第二比较器514的第一输入端子电耦接。第二电阻512的第一端部可以与第一电阻511的第二端部电耦接。第二电阻512的第二端部可以与被输入第二时钟CLK2的输入节点和第二比较器514的第二输入端子电耦接。第一电阻511，其第二端部与第二电阻512的第一端部电耦接，可以生成比较电压，其电压电平对应于第一时钟CLK1和第二时钟CLK2的电压电平的平均值。比较电压可以被输入到第一比较器513的第二输入端子和第二比较器514的第一输入端子，并且可以用作第一比较器513和第二比较器514的比较参考。因此，第一比较器513和第二比较器514可以通过将比较电压的电平与第一时钟CLK1和第二时钟CLK2的电平进行比较来生成多个内部时钟ICLK<0:3>。多个内部时钟ICLK<0:3>可以具有相位差，使得具有连续编号ICLK<n>和ICLK<n-1>的内部时钟之间的相位差是90度。
参见图5B，时钟接收器240B可以接收第一时钟CLK1和第二时钟CLK2，并且可以生成多个内部时钟ICLK<0:3>。时钟接收器240B可以与上文参照图5A描述的时钟接收器240A相同。此外，时钟接收器240B还可以包括与输入有比较电压的第一比较器513的第二输入端子和第二比较器514的第一输入端子电耦接的电容器525。电容器525可以使比较电压的快速电平变化最小，并且因此可以允许第一比较器513和第二比较器514稳定地执行比较操作。
参见图5C，时钟接收器240C可以包括第三比较器531和第四比较器532。时钟接收器240C可以接收第一时钟CLK1和第二时钟CLK2以及第一电压VREF1，并且可以生成多个内部时钟ICLK<0:3>。第三比较器531可以在其第一输入端子处接收第一时钟CLK1，并且第四比较器532可以在其第二输入端子处接收第二时钟CLK2。第三比较器531和第四比较器532可以共同接收第一电压VREF1。第三比较器531可以在其第二输入端子处接收第一电压VREF1，第四比较器532可以在其第一输入端子处接收第一电压VREF1。第一电压VREF1可以用作第三比较器531和第四比较器532的比较参考。第一电压VREF1可以在存储器22中内部地生成。
参见图5D，时钟接收器240D可以接收第一时钟CLK1和第二时钟CLK2、第二电压VREF2和第三电压VREF3，并且可以生成多个内部时钟ICLK<0:3>。第二电压VREF2和第三电压VREF3中的每个可以具有与第一电压VREF1相同的电压电平。图5D中所示的第三比较器531和第四比较器532可以分别接收第二电压VREF2和第三电压VREF3作为比较参考，而参照图5C描述的第三比较器531和第四比较器532共同接收第一电压VREF1作为比较参考。第二电压VREF2和第三电压VREF3可以在存储器22中内部地生成，或者可以从存储器22的外部来外部地提供。
图6是图示由图2和图5中所示的时钟接收器240生成的多个内部时钟ICLK<0:3>的时序图。当时钟接收器240接收第一时钟CLK1和与第一时钟CLK1具有270度相位差的第二时钟CLK2时，时钟接收器240A的第一比较器513可以生成第一内部时钟ICLK<0>和与第一内部时钟ICLK<0>具有180度相位差的第三内部时钟ICLK<2>。此外，时钟接收器240A的第二比较器514可以生成与第一内部时钟ICLK<0>具有90度相位差的第二内部时钟ICLK<1>，以及与第二内部时钟ICLK<1>具有180度相位差并且与第一内部时钟ICLK<0>具有270度相位差的第四内部时钟ICLK<3>。时钟接收器240B、240C和240D可以输出与上文参照图6描述的时钟接收器240A相同的内部时钟ICLK<0:3>。
图7是图示图2中所示的数据输入/输出部250的电路图。参见图7，数据输入/输出部250可以包括并行化部701、串行化部702以及多个缓冲器703和704。在存储器控制器21和存储器22之间通过系统总线传送的数据DQ可以是串行数据。此外，在存储器22中储存的数据可以是并行数据。例如，即使数据DQ已通过系统总线的单个信号线连续传送，数据DQ仍可以被分成许多个部分，使得数据DQ的每个部分可以被储存到彼此不同的存储器单元中。缓冲器703可以接收从存储器控制器21传送的数据DQ，并且并行化部701可以使用多个内部时钟ICLK<0:3>，以便通过使从存储器控制器21传送到存储器22的串行数据(例如，数据DQ)变为并行数据(例如，写入数据WDATA)来从由缓冲器703接收到的数据DQ生成写入数据WDATA。
串行化部702和缓冲器704可以通过使作为储存在存储器22中的并行数据的读取数据RDATA变为串行数据来输出读取数据RDATA作为数据DQ。串行化部702可以响应于多个内部时钟ICLK<0:3>来输出读取数据RDATA作为数据DQ。例如，串行化部702可以使读取数据RDATA与多个内部时钟ICLK<0:3>的上升沿同步，并且可以输出经同步的读取数据RDATA作为数据DQ。此外，串行化部702可以接收偶数-奇数标志EV_OD_FLAG。串行化部702可以使读取数据RDATA中的奇数排序的数据或偶数排序的数据与多个内部时钟ICLK<0:3>同步，并且响应于偶数-奇数标志EV_OD_FLAG来输出经同步的奇数排序的数据或偶数排序的数据。
图8是图示根据本公开的一个实施例的电子系统2的操作的数据时序图。图8示出了第一内部时钟ICLK<0>、第四内部时钟ICLK<3>和与多个内部时钟ICLK<0:3>的边沿同步的输出数据DQ。数据输入/输出部250可以使读取数据RDATA与多个内部时钟ICLK<0:3>的上升沿同步，并且输出经同步的读取数据RDATA作为数据DQ。因此，从数据输入/输出部250输出的数据DQ可以具有与多个内部时钟ICLK<0:3>的周期的四分之一(1/4)相对应的窗口。如图8中所示，从数据输入/输出部250依次输出的数据DQ具有与多个内部时钟ICLK<0:3>的周期的四分之一(1/4)相对应的窗口。
当数据输入/输出部250响应于偶数-奇数标志EV_OD_FLAG而输出奇数排序的数据时，可以依次输出第零、第二、第四、第六、第零和第二数据DQ_OD，并且第零、第二、第四、第六、第零和第二数据DQ_OD可以具有与多个内部时钟ICLK<0:3>的周期的一半(1/2)相对应的窗口。相似地，当数据输入/输出部250响应于偶数-奇数标志EV_OD_FLAG而输出偶数排序的数据时，可以依次输出第一、第三、第五、第七、第一和第三数据DQ_EN，并且第一、第三、第五、第七、第一和第三数据DQ_EN可以具有与多个内部时钟ICLK<0:3>的周期的一半(1/2)相对应的窗口。
存储器控制器21的占空检测部232可以接收从存储器22传送的数据DQ，并且可以检测数据DQ的占空比。当数据输入/输出部250输出奇数排序的数据或偶数排序的数据时，数据DQ可以具有与多个内部时钟ICLK<0:3>的周期的一半(1/2)相对应的窗口。因此，数据DQ的占空比可以与多个内部时钟ICLK<0:3>基本上相同。占空检测部232可以通过检测数据DQ的占空比而非多个内部时钟ICLK<0:3>的占空比来确定多个内部时钟ICLK<0:3>的占空比。
图9是图示根据本公开的一个实施例的电子系统3的框图。参见图9，电子系统3可以包括存储器控制器31和存储器32。存储器控制器31和存储器32可以分别与上文参照图2至图8描述的存储器控制器21和存储器22相同。然而，在参照图9的本公开的一个实施例中，存储器32可以生成的内部时钟的数目与上文参照图2至图8描述的存储器控制器21和存储器22不同。参见图9，存储器32可以基于第一时钟CLK1和第二时钟CLK2来生成内部时钟ICLK<0:7>，并且存储器控制器31可以生成控制器时钟CCLK<0:7>。
参见图9，存储器32可以包括时钟接收器340、数据输入/输出部350和时钟分频部360。时钟接收器340和数据输入/输出部350可以与上文参照图2至图8描述的时钟接收器240和数据输入/输出部250基本上相同。时钟分频部360可以通过对时钟接收器340生成的多个内部时钟ICLK<0:3>分频来生成第一组时钟PCLK<0:3>和第二组时钟QCLK<0:3>。时钟分频部360可以通过对多个内部时钟ICLK<0:3>分频来生成分别具有相位0、45、90、135、180、225、270和315度的时钟。例如，第一组时钟PCLK<0:3>可以包括具有0、90、180和270度的相位的时钟，而第二组时钟QCLK<0:3>可以包括具有45、135、225和315度的相位的时钟。存储器32可以通过进一步包括时钟分频部360来生成具有用在存储器32的内部电路中的各种相位的时钟。
图10是图示根据本公开的一个实施例的电子系统4的框图。参见图10，电子系统4可以包括存储器控制器41和存储器42，并且其配置可以与上文参照图9描述的电子系统3的配置相似。在本发明的一个实施例中，图10中所示的电子系统4还可以包括多个时钟分频部和多个占空周期校正(DCC)部。时钟接收器440可以接收第一时钟CLK1和第二时钟CLK2，并且生成多个内部时钟ICLK<0:3>。例如，多个内部时钟ICLK<0:3>中的第一内部时钟ICLK<0>和第三内部时钟ICLK<2>可以输入到第一占空周期校正部471，而多个内部时钟ICLK<0:3>中的第二内部时钟ICLK<1>和第四内部时钟ICLK<3>可以输入到第二占空周期校正部472。第一内部时钟ICLK<0>和第三内部时钟ICLK<2>的占空可以由第一占空周期校正部471校正，并且随后第一内部时钟ICLK<0>和第三内部时钟ICLK<2>可以输入到第一时钟分频部461。第一时钟分频部461可以通过对第一占空周期校正部471的输出分频来生成第一组时钟PCLK<0:3>。相似地，第二内部时钟ICLK<1>和第四内部时钟ICLK<3>的占空可以由第二占空周期校正部472校正，并且随后第二内部时钟ICLK<1>和第四内部时钟ICLK<3>可以输入到第二时钟分频部462。第二时钟分频部462可以通过对第二占空周期校正部472的输出分频来生成第二组时钟QCLK<0:3>。数据输入/输出部450可以使读取数据RDATA与第一组时钟PCLK<0:3>同步，并且输出经同步的读取数据RDATA作为数据DQ。
电子系统4的存储器42可以校正多个内部时钟ICLK<0:3>的占空，并且随后可以通过对多个内部时钟ICLK<0:3>分频来生成第一组时钟PCLK<0:3>和第二组时钟QCLK<0:3>，从而生成具有准确占空比的时钟。存储器控制器41的占空检测部432可以减少用以完成训练操作所耗用的时间。
图11是图示根据本公开的一个实施例的电子系统5的框图。参见图11，电子系统5可以包括存储器控制器51和存储器52，并且其配置可以与上文参照图9和图10描述的电子系统3和4的配置相似。在本发明的一个实施例中，图11中所示的电子系统5还可以包括时钟开关部580。时钟接收器540可以接收第一时钟CLK1和第二时钟CLK2，并且生成多个内部时钟ICLK<0:3>。第一时钟分频部561可以通过对多个内部时钟ICLK<0:3>中的第一内部时钟ICLK<0>和第三内部时钟ICLK<2>分频来生成第一组时钟PCLK<0:3>。第二时钟分频部562可以通过对多个内部时钟ICLK<0:3>中的第二内部时钟ICLK<1>和第四内部时钟ICLK<3>分频来生成第二组时钟QCLK<0:3>。
参见图11，数据输入/输出部450可以接收第一组时钟PCLK<0:3>。数据输入/输出部450可以响应于第一组时钟PCLK<0:3>而向存储器控制器41输出多个数据(读取数据RDATA)中的奇数排序的数据或偶数排序的数据。参见图11，还包括时钟开关部580的电子系统5的存储器52可以与第二组时钟QCLK<0:3>以及第一组时钟PCLK<0:3>同步地输出多个数据，并且可以基于第二组时钟QCLK<0:3>以及第一组时钟PCLK<0:3>来校正多个内部时钟ICLK<0:3>的占空比。时钟开关部580可以接收第一组时钟PCLK<0:3>和第二组时钟QCLK<0:3>，并且将第一组时钟PCLK<0:3>和第二组时钟QCLK<0:3>中的一个提供给数据输入/输出部550。时钟开关部580可以响应于开关控制信号SW而将第一组时钟PCLK<0:3>输入到数据输入/输出部550的输入节点A，并且数据输入/输出部550可以与第一组时钟PCLK<0:3>同步地输出奇数排序的数据或偶数排序的数据。占空检测部532可以通过检测与第一组时钟PCLK<0:3>的占空比基本上相同的数据DQ的占空比来校正第一组时钟PCLK<0:3>的占空比。此外，时钟开关部580可以响应于开关控制信号SW而将第二组时钟QCLK<0:3>输入到数据输入/输出部550的输入节点A，并且数据输入/输出部550可以与第二组时钟QCLK<0:3>同步地输出奇数排序的数据或偶数排序的数据。占空检测部532可以通过检测与第二组时钟QCLK<0:3>的占空比基本上相同的数据DQ的占空比来校正第二组时钟QCLK<0:3>的占空比。时钟开关部580可以允许关于第二组时钟QCLK<0:3>以及第一组时钟PCLK<0:3>的训练操作。
图12是图示根据本公开的一个实施例的电子系统6的框图。参见图12，电子系统6可以包括存储器控制器61和存储器62。存储器控制器61可以包括时钟生成部610、时钟驱动器620和训练部630。存储器62可以包括时钟接收器640和EDC输出部690。时钟接收器640可以响应于通过存储器控制器61的时钟驱动器620传送的第一时钟CLK1和第二时钟CLK2来生成多个内部时钟ICLK<0:3>。可以设置EDC输出部690以便向存储器控制器61传送由存储器62的内部电路生成的数据错误检测信息EDATA。如一般的数据信号，数据错误检测信息EDATA可以被传送到存储器控制器61，并且可以通过与用于数据传输的数据焊盘不同的EDC焊盘而传送到存储器控制器61。数据错误检测信息EDATA可以输入到EDC输出部690。EDC输出部690可以使数据错误检测信息EDATA与多个内部时钟ICLK<0:3>同步，并且向存储器控制器61输出经同步的数据错误检测信息作为错误检测代码EDC。此外，EDC输出部690可以响应于偶数-奇数标志EV_OD_FLAG而输出数据错误检测信息EDATA的奇数排序信息或偶数排序信息作为错误检测代码EDC。响应于偶数-奇数标志EV_OD_FLAG而从EDC输出部690输出的错误检测代码EDC可以具有与多个内部时钟ICLK<0:3>的周期的一半(1/2)相对应的窗口。此外，错误检测代码EDC的占空比可以与多个内部时钟ICLK<0:3>的占空比基本上相同。
训练部630可以包括EDC接收部633和占空检测部632。EDC接收部633可以接收从存储器62传送的错误检测代码EDC，并且可以使错误检测代码EDC与多个控制器时钟CCLK<0:3>同步，并且可以将经同步的错误检测代码EDC输出到存储器控制器61的内部电路。在本公开的一个实施例中，EDC接收部633的输出信号REDC可以输入到时钟生成部610，并且可以用于时钟生成部610校正多个控制器时钟CCLK<0:3>的占空比。占空检测部632可以接收错误检测代码EDC，可以检测错误检测代码EDC的占空比，并且可以生成可变延迟代码VDLC<0:m>和可变电源VBC。时钟驱动器620可以通过响应于可变延迟代码VDLC<0:m>和可变电源VBC而改变时钟驱动器620的延迟量和电源，来调整存储器62生成的多个内部时钟ICLK<0:3>的占空比。电子系统6可以使用错误检测代码EDC来对多个内部时钟ICLK<0:3>执行训练操作，这与上文参照图2至图11描述的系统2、3、4和5不同。因此，电子系统6可以在电子系统6使用数据来执行另一训练操作时使用错误检测代码EDC来调整多个内部时钟ICLK<0:3>的占空比。
图13是图示图12中所示的电子系统6的操作的数据时序图。参见图13，存储器62的EDC输出部690可以使数据错误检测信息EDATA与多个内部时钟ICLK<0:3>同步，并且可以向存储器控制器61输出经同步的数据错误检测信息EDATA作为错误检测代码EDC。因此，存储器62可以与多个内部时钟ICLK<0:3>的边沿同步地向存储器控制器61依次输出第零至第七和第零至第三错误检测代码EDC。
当EDC输出部690响应于偶数-奇数标志EV_OD_FLAG而输出奇数排序的数据错误检测信息时，可以依次传送第零、第二、第四、第六、第零和第二数据错误检测信息EDC_OD，并且第零、第二、第四、第六、第零和第二数据错误检测信息EDC_OD可以具有与多个内部时钟ICLK<0:3>基本上相同的占空比。
当EDC输出部690响应于偶数-奇数标志EV_OD_FLAG而输出偶数排序的数据错误检测信息时，可以依次传送第一、第三、第五、第七、第一和第三数据错误检测信息EDC_EV，并且第一、第三、第五、第七、第一和第三数据错误检测信息EDC_EV可以具有与多个内部时钟ICLK<0:3>基本上相同的占空比。
因此，占空检测部632可以通过检测与多个内部时钟ICLK<0:3>的占空比基本上相同的错误检测代码EDC的占空比、并且通过生成可变延迟代码VDLC<0:m>和可变电源VBC，来调整多个内部时钟ICLK<0:3>的占空比。
在本公开的一个实施例中，EDC输出部690可以将奇数排序和偶数排序的数据错误检测信息EDATA进行组合，并且可以输出组合的数据错误检测信息EDATA而非输出奇数排序或偶数排序的数据错误检测信息。例如，EDC输出部690可以向存储器控制器61输出通过针对奇数排序的数据错误检测信息和偶数排序的数据错误检测信息的XOR(异或)操作而组合的组合错误检测代码EDC_com。EDC输出部690可以通过组合奇数排序的数据错误检测信息和偶数排序的数据错误检测信息、并且通过输出组合信息，来输出与总的数据错误检测信息EDATA的一半(1/2)相对应的数据错误检测信息作为错误检测代码。因此，组合错误检测代码EDC_com可以具有与多个内部时钟ICLK<0:3>基本上相同的占空比。如上文所述，组合错误检测代码EDC_com的传输可以允许电子系统6在电子系统6使用数据来执行存储器控制器61和存储器62之间的另一训练操作时仅使用错误检测代码EDC来调整多个内部时钟ICLK<0:3>的占空比。
尽管上文描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅作为示例。因此，生成多相时钟的电子系统及其训练方法不应基于所描述的实施例而受到限制。相反，本文描述的生成多相时钟的电子系统及其训练方法应结合以上描述和附图仅由所附权利要求限定。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种电子系统，包括：
存储器控制器，其被配置成基于参考时钟信号来生成彼此具有不同相位的多个控制器时钟；以及
存储器，其被配置成通过接收彼此具有相位差的第一时钟和第二时钟来生成彼此具有不同相位的多个内部时钟，并且与所述多个内部时钟同步地输出多个数据中的奇数排序的数据和偶数排序的数据中的一个。
技术方案2.根据技术方案1所述的电子系统，其中所述存储器控制器包括：
时钟生成部，其被配置成基于所述参考时钟信号来生成所述多个控制器时钟；
时钟驱动器，其被配置成通过驱动所述多个控制器时钟中的两个或更多个控制器时钟来输出所述第一时钟和所述第二时钟；以及
训练部，其被配置成基于从所述存储器输出的数据来控制所述时钟驱动器。
技术方案3.根据技术方案2所述的电子系统，其中所述时钟驱动器包括：
可变延迟部，其被配置成响应于可变延迟代码来延迟所述多个控制器时钟中的两个或更多个控制器时钟；以及
缓冲部，其被配置成通过响应于可变电源而驱动所述可变延迟部的输出来生成所述第一时钟和所述第二时钟。
技术方案4.根据技术方案3所述的电子系统，其中所述训练部包括占空检测部，其被配置成通过检测数据的占空比来生成所述可变延迟代码和所述可变电源。
技术方案5.根据技术方案1所述的电子系统，其中所述存储器包括：
时钟接收器，其被配置成响应于所述第一时钟和所述第二时钟来生成所述多个内部时钟；以及
数据输入/输出部，其被配置成响应于所述多个内部时钟和偶数-奇数标志信号而向所述存储器控制器传送所述奇数排序的数据和所述偶数排序的数据中的一个。
技术方案6.根据技术方案5所述的电子系统，其中从所述数据输入/输出部输出的数据具有与所述多个内部时钟基本上相同的占空比。
技术方案7.一种电子系统，包括：
存储器控制器，其被配置成基于参考时钟信号而生成彼此具有不同相位的多个控制器时钟；以及
存储器，其被配置成通过接收彼此具有相位差的第一时钟和第二时钟来生成彼此具有不同相位的第一组时钟和第二组时钟，并且与所述第一组时钟和所述第二组时钟中的一个同步地输出奇数排序的数据和偶数排序的数据中的一个。
技术方案8.根据技术方案7所述的电子系统，其中所述存储器控制器包括：
时钟生成部，其被配置成基于所述参考时钟信号来生成所述多个控制器时钟；
时钟驱动器，其被配置成通过驱动所述多个控制器时钟中的两个或更多个控制器时钟来输出所述第一时钟和所述第二时钟；以及
训练部，其被配置成基于从所述存储器输出的数据来控制所述时钟驱动器。
技术方案9.根据技术方案8所述的电子系统，其中所述时钟驱动器包括：
可变延迟部，其被配置成响应于可变延迟代码来延迟所述多个控制器时钟中的两个或更多个控制器时钟；以及
缓冲部，其被配置成通过响应于可变电源而驱动所述可变延迟部的输出来生成所述第一时钟和所述第二时钟。
技术方案10.根据技术方案9所述的电子系统，其中所述训练部包括占空检测部，所述占空检测部被配置成通过检测所述数据的占空比来生成所述可变延迟代码和所述可变电源。
技术方案11.根据技术方案7所述的电子系统，其中所述存储器包括：
时钟接收器，其被配置成响应于所述第一时钟和所述第二时钟来生成所述多个内部时钟；
时钟分频部，其被配置成通过对所述多个内部时钟分频来输出所述第一组时钟和所述第二组时钟；以及
数据输入/输出部，其被配置成接收所述第一组时钟，并且响应于所述第一组时钟和偶数-奇数标志信号而向所述存储器控制器传送所述奇数排序的数据和所述偶数排序的数据中的一个。
技术方案12.根据技术方案11所述的电子系统，其中从所述数据输入/输出部输出的数据具有与所述多个内部时钟基本上相同的占空比。
技术方案13.根据技术方案11所述的电子系统，其中所述存储器还包括时钟开关部，所述时钟开关部被配置成响应于输出控制信号而向所述数据输入/输出部的输入节点输出所述第二组时钟。
技术方案14.根据技术方案7所述的电子系统，其中所述存储器包括：
时钟接收器，其被配置成响应于所述第一时钟和所述第二时钟来生成第一差分时钟和第二差分时钟；
占空周期校正部，其被配置成校正所述第一差分时钟和所述第二差分时钟的占空比；
时钟分频部，其被配置成通过对所述占空周期校正部的输出分频来输出所述第一组时钟和所述第二组时钟；以及
数据输入/输出部，其被配置成响应于所述第一组时钟和偶数-奇数标志信号而向所述存储器控制器传送所述奇数排序的数据和所述偶数排序的数据中的一个。
技术方案15.根据技术方案14所述的电子系统，其中从所述数据输入/输出部输出的数据具有与所述第一组时钟和所述第二组时钟基本上相同的占空比。
技术方案16.根据技术方案14所述的电子系统，其中所述存储器还包括时钟开关部，所述时钟开关部被配置成响应于开关控制信号而向所述数据输入/输出部输出所述第二组时钟。
技术方案17.一种电子系统，包括：
存储器控制器，其被配置成基于参考时钟信号而生成彼此具有不同相位的多个控制器时钟；以及
存储器，其被配置成通过接收彼此具有相位差的第一时钟和第二时钟来生成彼此具有不同相位的多个内部时钟，并且与所述多个内部时钟同步地输出奇数排序的错误检测信息和偶数排序的错误检测信息作为错误检测代码。
技术方案18.根据技术方案17所述的电子系统，其中所述存储器控制器包括：
时钟生成部，其被配置成基于所述参考时钟信号来生成所述多个控制器时钟；
时钟驱动器，其被配置成通过驱动所述多个控制器时钟中的两个或更多个控制器时钟来输出所述第一时钟和所述第二时钟；以及
训练部，其被配置成基于从所述存储器输出的所述错误检测代码来控制所述时钟驱动器。
技术方案19.根据技术方案18所述的电子系统，其中所述时钟驱动器包括：
可变延迟部，其被配置成响应于可变延迟代码来延迟所述多个控制器时钟中的两个或更多个控制器时钟；以及
缓冲部，其被配置成通过响应于可变电源而驱动所述可变延迟部的输出来生成所述第一时钟和所述第二时钟。
技术方案20.根据技术方案17所述的电子系统，其中所述存储器将所述奇数排序的错误检测信息和所述偶数排序的错误检测信息进行组合，并且与所述多个内部时钟同步地向所述存储器控制器输出作为组合结果的组合错误检测代码。

Claims (10)

1.一种电子系统，包括：
存储器控制器，其被配置成基于参考时钟信号来生成彼此具有不同相位的多个控制器时钟；以及
存储器，其被配置成通过接收彼此具有相位差的第一时钟和第二时钟来生成彼此具有不同相位的多个内部时钟，并且与所述多个内部时钟同步地输出多个数据中的奇数排序的数据和偶数排序的数据中的一个。
2.根据权利要求1所述的电子系统，其中所述存储器控制器包括：
时钟生成部，其被配置成基于所述参考时钟信号来生成所述多个控制器时钟；
时钟驱动器，其被配置成通过驱动所述多个控制器时钟中的两个或更多个控制器时钟来输出所述第一时钟和所述第二时钟；以及
训练部，其被配置成基于从所述存储器输出的数据来控制所述时钟驱动器。
3.根据权利要求2所述的电子系统，其中所述时钟驱动器包括：
可变延迟部，其被配置成响应于可变延迟代码来延迟所述多个控制器时钟中的两个或更多个控制器时钟；以及
缓冲部，其被配置成通过响应于可变电源而驱动所述可变延迟部的输出来生成所述第一时钟和所述第二时钟。
4.根据权利要求3所述的电子系统，其中所述训练部包括占空检测部，其被配置成通过检测数据的占空比来生成所述可变延迟代码和所述可变电源。
5.根据权利要求1所述的电子系统，其中所述存储器包括：
时钟接收器，其被配置成响应于所述第一时钟和所述第二时钟来生成所述多个内部时钟；以及
数据输入/输出部，其被配置成响应于所述多个内部时钟和偶数-奇数标志信号而向所述存储器控制器传送所述奇数排序的数据和所述偶数排序的数据中的一个。
6.根据权利要求5所述的电子系统，其中从所述数据输入/输出部输出的数据具有与所述多个内部时钟基本上相同的占空比。
7.一种电子系统，包括：
存储器控制器，其被配置成基于参考时钟信号而生成彼此具有不同相位的多个控制器时钟；以及
存储器，其被配置成通过接收彼此具有相位差的第一时钟和第二时钟来生成彼此具有不同相位的第一组时钟和第二组时钟，并且与所述第一组时钟和所述第二组时钟中的一个同步地输出奇数排序的数据和偶数排序的数据中的一个。
8.根据权利要求7所述的电子系统，其中所述存储器控制器包括：
时钟生成部，其被配置成基于所述参考时钟信号来生成所述多个控制器时钟；
时钟驱动器，其被配置成通过驱动所述多个控制器时钟中的两个或更多个控制器时钟来输出所述第一时钟和所述第二时钟；以及
训练部，其被配置成基于从所述存储器输出的数据来控制所述时钟驱动器。
9.根据权利要求8所述的电子系统，其中所述时钟驱动器包括：
可变延迟部，其被配置成响应于可变延迟代码来延迟所述多个控制器时钟中的两个或更多个控制器时钟；以及
缓冲部，其被配置成通过响应于可变电源而驱动所述可变延迟部的输出来生成所述第一时钟和所述第二时钟。
10.一种电子系统，包括：
存储器控制器，其被配置成基于参考时钟信号而生成彼此具有不同相位的多个控制器时钟；以及
存储器，其被配置成通过接收彼此具有相位差的第一时钟和第二时钟来生成彼此具有不同相位的多个内部时钟，并且与所述多个内部时钟同步地输出奇数排序的错误检测信息和偶数排序的错误检测信息作为错误检测代码。
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