CN101018051A - 时钟和数据恢复电路 - Google Patents

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Abstract

一种可与第偶数个、第奇数个数据的负荷的变动等个别地对应而进行补正的时钟和数据恢复电路。具备：生成互相之间相位按90度分开的4相时钟信号的4相时钟生成电路(10)；输入相位分开180度的2个时钟，对相位进行插补，分别输出上述插补所得的信号及与上述插补所得的信号反相的信号的第1及第2插补器(301及302)；以及输入来自上述第1、第2插补器的4相时钟信号，从上述第1及第2插补器(301及302)输出的4相时钟信号原样缓冲而输出，生成对来自第1及第2插补器(301及302)的4相时钟信号中的相位相邻的2个时钟信号进行插补而成的4相时钟信号的4相8相变换电路(80)，从4相8相变换电路(80)输出的8相时钟信号中的1组4相时钟信号用于对偶奇数据进行多路复用、传送所得的接收串行数据的数据检出，剩余的4相时钟信号用于脉冲沿检出。

Description

时钟和数据恢复电路
技术领域
本发明涉及输入接收数据，提取与该接收数据同步了的时钟信号及数据的时钟和数据恢复电路。
背景技术
图5是表示从接收数据中提取与该接收数据同步了的时钟信号及数据的时钟和数据恢复电路的典型的构成的一个例子的图。参照图5，4相时钟生成电路(简写为「4相生成电路」)10接收由未图示的PLL(Phase Locked Loop)电路等生成了的时钟信号CLK，生成对时钟信号CLK进行分频等而使相位互相按90度逐一分开的4相时钟信号。
第1选择器201输入从4相生成电路10输出的0度和180度的时钟信号，基于0、180选择信号，选择、输出0度和180度的时钟信号中的一方。第2选择器202输入从4相生成电路10输出的90度和270度的时钟信号，基于90、270选择信号，选择、输出90度和270度的时钟信号的一方。第3选择器203输入从4相生成电路10输出的0度和180度的时钟信号，基于0、180选择信号，选择、输出0度和180度的时钟信号中的一方。第4选择器204输入从4相生成电路10输出的90度和270度的时钟信号，基于90、270选择信号，选择、输出90度和270度的时钟信号的一方。
第1插补器301输入第1、第2选择器201、202的输出，把按照来自控制电路70′的插补控制信号对输入了的2个信号的相位差进行插补所得的相位的信号作为0、180数据锁存用的时钟信号(差动时钟信号)而输出。
第2插补器302输入第3、第4选择器203、204的输出，把按照来自控制电路70′的插补控制信号对输入了的2个信号的相位差进行插补所得的相位的信号作为90、270脉冲沿(ェッジ)用的时钟信号(差动时钟信号)而输出。
接收器40接收、输出串行数据。
第1锁存器501在来自第1插补器301的0数据锁存用的时钟信号的上升脉冲沿对接收串行数据进行采样，输出数据(偶数据)。
第2锁存器502在来自第1插补器301的180数据锁存用的时钟信号(0脉冲沿锁存用的反相时钟信号)的上升脉冲沿对接收串行数据进行采样，输出数据(奇数据)。
第3锁存器503在来自第2插补器302的90脉冲沿锁存用的上升脉冲沿对接收串行数据进行采样。
第4锁存器504在来自第2插补器302的270脉冲沿锁存用的时钟信号(90脉冲沿锁存用的反相时钟信号)的上升脉冲沿对接收串行数据进行采样。
数字滤波器60′被供给第1至第4锁存器501至504的输出，基于滤波处理的结果，输出作为用于使相位超前、落后的控制信号的UP、DOWN信号。
控制电路70′基于UP、DOWN信号，输出0、180选择信号、90、270选择信号、插补控制信号。另外，0、180选择信号、90、270选择信号在第1、第3选择器201、203中选择了来自4相生成电路10的0度时，在第2、第4选择器202、204中选择来自4相生成电路10的90度，在第1、第3选择器201、203中选择了来自4相生成电路10的180度时，在第2、第4选择器202、204中选择270度。即，在第1、第3选择器201、203及第2、第4选择器202、204中选择了来自4相生成电路10的某相位的时钟信号时，在控制电路70′中，按照UP、DOWN信号，在插补器301、302的相位差的内分值(内分x：1-x的值x)成为x＞1或x＜0的场合(溢出或未满)，根据0、180控制信号、90、270控制信号，在第1、第3选择器201、203及第2、第4选择器202、204中，进行向4相生成电路10的其他相位的时钟信号的切换。
图6是说明图5的电路的动作的定时波形图。图6中例示了网眼图形，偶(even)数据、奇(odd)数据的空白部分表示网眼开口。在发送侧对偶数据和奇数据进行多路复用所得的串行数据被输入到接收器40，偶(even)数据在0度的时钟信号的上升脉冲沿由锁存器501来采样，奇(odd)数据在180度的时钟信号(与0度反相的时钟信号)的上升脉冲沿由锁存器502来采样。偶数据、奇数据间的脉冲沿在90度时钟信号和270度时钟信号的上升脉冲沿分别被采样。
另外，作为具备插补器的时钟和数据恢复电路，可以参照专利文献1等的记载。插补器除了由CMOS电路(例如专利文献1的图4，图6)构成之外，例如也可以由图7所示的差动电路来构成(参照专利文献1)。参照图7，该插补器通过控制信号ict1[15:0]，使得共用负载电路的，从栅极输入第1差动输入IN1、IN1B的第1差动对(MN61，MN62)的共用源极及从栅极输入第2差动输入IN2、IN2B的第2差动对(MN63，MN64)的共用源极上分别连接的电流源CS1、CS2中流动的电流可变，从而可变地控制差动输出信号OUT、OUTB的相位。
专利文献1：特开2002-190724号公报(图4，图6，图15)
发明内容
发明打算解决的课题
然而，在参照图5说明了的现有时钟和数据恢复电路中，作为数据锁存用的时钟信号，使用了由1个插补器301差动输出了的时钟信号(0度数据锁存用时钟及其反相的180度数据锁存用时钟)。即，不是针对偶奇数据分别单独地对数据锁存用的时钟信号进行相位控制的构成。
详细而言，例如图6所示，偶(even)和奇(odd)的数据的负荷(デュ一ティ)不同(奇数据一方比偶数据一方长)，奇(odd)数据的采样在离偶(even)数据的采样位置180度的相位进行。即，奇(odd)数据的采样·定时以依赖于偶(even)数据的采样·定时的形式被控制。
这样，在图5所示的构成的时钟和数据恢复电路的场合，就不能按照负荷变差了的数据的偶奇的网眼开口，按偶奇独立地控制数据锁存用的时钟信号的相位，这是其课题。
还有，在图5所示的时钟和数据恢复电路中，在要按偶奇单独地控制数据锁存用的时钟信号的场合，由来自控制电路70′的控制信号对相位的移动量进行可变控制的插补器的个数就会增大，导致电路规模的增大。
用于解决课题的方案
本申请所披露的发明，为了解决上述课题，大致构成如下。
本发明的1个方面(侧面)所涉及的时钟和数据恢复电路，具备：分别输出对输入了的2个时钟信号的相位差进行插补而成的时钟信号的多个插补器；以及输出对从上述多个插补器输出的多个时钟信号(称为「第1组时钟信号」)中的相邻的相位的时钟信号的相位进行分割而成的多个时钟信号(称为「第2组时钟信号」)的变换电路，把上述第1组时钟信号用于上述输入数据和脉冲沿的一方的检出，把上述第2组时钟信号用于上述输入数据和脉冲沿的另一方的检出。
本发明所涉及的时钟和数据恢复电路，具备：生成互相之间相位按(180/N)度分开而成的2N相时钟信号的电路；以及分别输入2N相时钟信号中的相位按(360/N)度分开的2个时钟信号，对相位进行插补，分别输出上述插补所得的信号及与上述插补所得的信号反相的信号的N个插补器，从上述N个插补器输出插补相位所得的2N相时钟信号，具备来自上述N个插补器的上述2N相时钟信号原样缓冲而输出，输出来自上述N个插补器的上述2N相时钟信号中的相邻的相位的2个时钟信号的中间的相位的2N相时钟信号，从而输出共计4N相时钟信号的2N相4N相变换电路，把来自上述2N相4N相变换电路的上述4N相时钟信号中的1组2N相时钟信号用于数据检出，把剩余的2N相时钟信号用于脉冲沿检出。
在本发明中，上述1组2N相时钟信号用于对偶数据和奇数据进行多路复用所得的串行数据的数据检出，其他2N相时钟信号用于脉冲沿检出。
在本发明中，优选的是，具备：生成互相之间相位按90度分开的4相时钟信号的4相时钟生成电路；输入来自上述4相时钟生成电路的4相时钟中的相位分开180度的2个时钟信号，对相位进行插补，分别输出上述插补所得的信号及与上述插补所得的信号反相的信号的第1及第2插补器；以及输入来自上述第1及第2插补器的4相时钟信号，来自上述第1及第2插补器的4相时钟信号原样缓冲而输出，生成对来自上述第1及第2插补器的4相时钟信号中的相位相邻的2个时钟信号进行插补所得的4相时钟信号，从而输出8相时钟信号的4相8相变换电路，来自上述4相8相变换电路的8相时钟信号中的1组4相时钟信号用于对偶数据和奇数据进行多路复用、传送的串行数据的数据检出，剩余的4相时钟信号用于脉冲沿检出。
在本发明中，具备分别个别地控制上述第1及第2插补器的相位的插补量的控制电路，可与偶数据及奇数据的负荷变化对应而个别地进行负荷补正。
在本发明中，上述4相8相变换电路具备：来自上述第1及第2插补器的4相时钟信号原样缓冲而分别输出的第1至第4缓冲电路；以及分别生成对来自上述第1、第2插补器的4相时钟信号中的相位相邻的2个时钟信号的定时差进行2分割所得的时钟信号的第1至第4定时分割电路。
在本发明中，来自上述第1及第2插补器的4相时钟信号原样缓冲而分别输出的上述第1至第4缓冲电路也可以由对于来自上述第1及第2插补器的4相时钟信号分别在2个输入端共同输入时钟信号的第5至第8定时分割电路来构成。
在本发明中也可以构成为，具备：输入来自上述4相时钟生成电路的4相时钟信号中的第1相及第3相时钟信号，基于第1选择信号，选择上述第1相及第3相时钟信号的一方，向上述第1插补器的第1输入供给的第1选择器；输入来自上述4相时钟生成电路的上述4相时钟信号中的第2相及第4相时钟信号，基于第2选择信号，选择上述第2相及第4相时钟信号的一方，向上述第1插补器的第2输入供给的第2选择器；输入来自上述4相时钟生成电路的4相时钟信号中的上述第1相及第3相时钟信号，基于上述第1选择信号，选择上述第1相及第3相时钟信号的一方，向上述第2插补器的第1输入供给的第3选择器；以及输入来自上述4相时钟生成电路的4相时钟信号中的上述第2相及第4相时钟信号，基于上述第1选择信号，选择上述第2相及第4相时钟信号的一方，向上述第2插补器的第2输入供给的第4选择器。
发明效果
根据本发明，具备生成对由多个插补器插补所得的时钟中的相位邻接的2个时钟的相位进行分割所得的时钟的电路，把上述由多个插补器插补所得的时钟信号原样用于输入数据和脉冲沿的一方的检出，把上述分割所得的时钟用于输入数据和脉冲沿的另一方的检出，通过这样的构成，就能与偶数据及奇数据的负荷变化对应，个别地进行负荷补正。根据这种构成的本发明，抑制了电路规模的增大。
附图说明
图1是表示本发明的一实施例的构成的图。
图2是表示本发明的一实施例的动作的一个例子的定时波形图。
图3是表示图1的4相8相变换电路的构成的一个例子的图。
图4是表示图3的定时差分割电路的构成的一个例子的图。
图5是表示现有时钟和数据恢复电路的典型的构成的一个例子的图。
图6是表示图5的动作的一个例子的定时波形图。
图7是表示插补器的一个例子的图。
标号说明
10   4  相生成电路
201～204选择电路
301、302插补器
40      接收器
501～508锁存电路
60、60′数字滤波器
70、70′控制电路
具体实施方式
为更加详细述说上述本发明，以下参照附图来说明。本发明，具备：通过对互相之间相位按360度/2N分开的2N相时钟信号的2时钟信号的相位进行插补而生成希望的相位的2N相时钟信号的插补器；以及生成由对2N相时钟信号的邻接的相位的2个时钟信号进行插补所得的2N个时钟信号和对来自插补器的2N相时钟信号原样缓冲所得的2N个时钟信号组成的计4N个时钟信号的2N相4N相变换电路。把从2N相4N相变换电路输出的4N相时钟信号中的2N相时钟信号用于接收串行数据(偶数据、奇数据被多路复用、被传送)的数据检出，把剩余的2N相时钟信号用于脉冲沿检出。根据本发明，在对数据进行锁存的2N相时钟信号的相位方面，能对每个偶、奇数据单独进行偏移调整。因此，能配合串行数据的负荷偏差而调整相位。以下，就实施例进行说明。另外，以下说明在参照图3说明了的4相时钟信号中适用了本发明的例子。
实施例1
图1是表示本发明的一实施例的构成的图。参照图1，在本实施例中，4相生成电路10接收由未图示的PLL(Phase Locked Loop)电路等生成了的时钟信号CLK，生成对该时钟信号CLK进行分频等而使相位互相按90度逐一分开的4相时钟信号。
第1选择器201输入从4相生成电路10输出的0度和180度的时钟信号，基于0、180选择信号，选择、输出0度和180度的时钟信号的一方。第2选择器202输入从4相生成电路10输出的90度和270度的时钟信号，基于90、270选择信号，选择、输出90度和270度的时钟信号的一方。第3选择器203输入从4相生成电路10输出的0度和180度的时钟信号，基于0、180选择信号，选择、输出0度和180度的时钟信号的一方。第4选择器204输入从4相生成电路10输出的90度和270度的时钟信号，基于90、270选择信号，选择、输出90度和270度的时钟信号的一方。
第1插补器301输入第1、第2选择器201、202的输出，输出把按照来自控制电路70的偶时钟信号插补控制信号对输入了的2个信号的相位差进行插补所得的相位的相位0、180数据锁存用的时钟信号(差动时钟信号)。
第2插补器302输入第3、第4选择器203、204的输出，输出把按照来自控制电路70的奇时钟信号插补控制信号对输入了的2个信号的相位差进行插补所得的相位的90、270脉冲沿用的时钟信号(差动时钟信号)。
4相8相变换电路80输入来自第1插补器301的输出(0、180度的时钟信号)、来自第2插补器302的输出(90、270度的时钟信号)，来自第1及第2插补器301及302的4相时钟信号(0、180及90、270)原样通过缓冲器而输出。还有，4相8相变换电路80根据分别从第1及第2插补器301及302输出的0度和90度的时钟信号、分别从第2及第1插补器302及301输出的90度和180度的时钟信号、分别从第1及第2插补器301及302输出的180度和270度的时钟信号、分别从第2及第1插补器302及301输出的270度和360度(270度的下一周期的0度)的时钟信号，分别生成45度、135度、225度、315度的相位的时钟信号(称为45脉冲沿、135脉冲沿、225脉冲沿、315脉冲沿锁存用的时钟信号)。根据这种构成，4相8相变换电路80输出8相时钟信号。
第1锁存器501在0数据锁存用的时钟信号的上升脉冲沿对接收串行数据进行锁存，输出数据(偶数据)。
第3锁存器503在90数据锁存用的时钟信号的上升脉冲沿对接收串行数据进行锁存，输出数据(奇数据)。
第5锁存器505在180数据锁存用的时钟信号的上升脉冲沿对接收串行数据进行锁存，输出数据(偶数据)。
第7锁存器507在270数据锁存用的时钟信号的上升脉冲沿对接收串行数据进行锁存，输出数据(奇数据)。
第2锁存器502在45脉冲沿锁存用的时钟信号的上升脉冲沿对接收串行数据进行锁存，输出锁存结果(脉冲沿检出结果)。
第4锁存器504在135脉冲沿锁存用的时钟信号的上升脉冲沿对接收串行数据进行锁存，输出锁存结果(脉冲沿检出结果)。
第6锁存器506在225脉冲沿锁存用的时钟信号的上升脉冲沿对接收串行数据进行锁存，输出锁存结果(脉冲沿检出结果)。
第8锁存器508在315脉冲沿锁存用的时钟信号的上升脉冲沿对接收串行数据进行锁存，输出锁存结果(脉冲沿检出结果)。
数字滤波器60被供给第1至第8锁存器501至508的输出，基于滤波处理的结果，输出UP、DOWN信号。
控制电路70基于UP、DOWN信号，输出0、180选择信号、90、270选择信号、偶、奇插补控制信号。
在本实施例中，2个插补器301、302用于串行数据的偶数、奇数数据的采样用的4相时钟信号的生成，分割由插补器插补所得的4相时钟信号的相邻的相位的时钟信号的相位差而生成脉冲沿的检出。
图2是表示图1的构成的动作的一个例子的定时波形图。图2中例示了网眼图形，偶(even)数据、奇(odd)数据的空白部分表示网眼开口。在0数据锁存用时钟信号的上升脉冲沿锁存偶数据，在90数据锁存用时钟信号的上升脉冲沿锁存奇数据，在180数据锁存用时钟信号的上升脉冲沿锁存下一偶数据，在270数据锁存用时钟信号的上升脉冲沿锁存下一奇数据。还有，分别在45、135、225、315度的脉冲沿锁存用时钟信号的上升脉冲沿锁存偶奇数据的脉冲沿。
根据本实施例，从4相时钟生成8相时钟，对串行数据的数据及脉冲沿进行采样，作为串行数据的传送率，以图5的构成的2倍的传送率而动作。
还有，根据本实施例，通过对生成数据锁存用的时钟信号的插补器的输出进行插补而生成脉冲沿检出用的时钟信号，能把从2个插补器301、302输出的4相时钟信号用作数据锁存用的时钟信号。例如把偶数据的采样分配给从插补器301输出的时钟信号(0度，180度)，把奇数据的采样分配给从插补器302输出的时钟信号(90度，270度)，从而就能单独地控制偶奇数据的采样相位。在图2所示的例子中，偶奇数据的负荷有很大不同，而本实施例能分别单独地控制例如0度、90度的数据锁存用的时钟信号的相位。因此，根据本实施例，针对偶奇的数据的负荷的变动等，能适当地补正负荷。
另外，在本实施例中，4相8相变换电路80只要是来自第1及第2插补器301及302的0、90、180、270度的4相时钟信号原样缓冲、输出，对4相时钟信号的相邻的相位的时钟信号的相位差进行分割而生成的构成，任意构成都可以采用。
图3是表示图1的4相8相变换电路80的构成的一个例子的图，由8个定时差分割电路81～88构成。定时差分割电路81、83、85、87在2个输入IN1、IN2上共同输入来自第1及第2插补器301及302的0度、90度、180度、270度的4相时钟信号，输出0度、90度、180度、270度的时钟信号。定时差分割电路82、84、86、88在2个输入IN1、IN2上分别输入来自第1及第2插补器301及302的0度和90度、90度和180度、180度和270度、270度和360度的信号，分别输出对2个输入的相位差进行等分割所得的45度、135度、225度、315度的时钟信号。另外，定时差分割电路81～88只要是生成具有对2个输入信号的相位差进行分割所得的相位的输出信号的构成，任意构成都可以采用。
图4是表示图3的定时差分割电路81～88的构成的一个例子的图，由CMOS构成。参照图4，定时差分割电路具备：把IN1、IN2作为输入的OR电路；源极与电源VDD连接，栅极与OR电路的输出连接的PMOS晶体管MP1；源极分别通过恒流I0而与GND连接，漏极与PMOS晶体管MP1的漏极共连，栅极分别与IN1、IN2连接的NMOS晶体管MN1、MN2；以及输入与PMOS晶体管MP1的漏极和NMOS晶体管MN1、MN2的漏极的共连点连接的反相器INV。以下概略说明该电路的动作。
输入IN1、IN2一同为LOW电平时，OR电路的输出成为LOW电平，PMOS晶体管MP1导通，反相器INV的输出为电源电位VDD(以VDD对电容C充电)，反相器INV的输入为LOW电平。从该状态，例如IN1向HIGH电平变迁的话，PMOS晶体管MP1就截止，反相器INV的输入端的电容C的积蓄电荷以电流I0放电。IN1向HIGH电平变迁之后，接着IN2向HIGH电平变迁的话，电容C的积蓄电荷就以2I0放电，反相器INV的输入端电位(电容C的端子电压)低于阈值的话，反相器INV1的输出就向HIGH电平变迁。从IN1上升起在时间T后IN2上升了的场合的反相器INV的输出位于在IN1的上升时IN2也同时上升了的场合的反相器INV的输出的上升的定时和在IN2上升的定时IN1也同时上升了的场合(IN1的上升落后T)的反相器INV的输出的上升的定时的中间。
或者，图3的定时差分割电路81～88也可以是在图7的构成中，CS1、CS2由同一值的恒流源(固定值的恒流源)构成，省略了控制信号ict1的构成。
另外，在上述实施例中，能通过对生成数据锁存用的时钟信号的插补器的输出进行插补而生成脉冲沿检出用的时钟信号，把来自插补器301、302的4相时钟信号用作数据锁存用的时钟信号，因而能单独地控制第偶数个、第奇数个数据的采样相位。
以上就上述实施例说明了本发明，当然，本发明不只限于上述实施例的构成，而是还包括在本发明的范围内本领域技术人员能做的各种变形、修正。

Claims (9)

1.一种时钟和数据恢复电路，其特征在于，具备：
分别生成对输入了的2个时钟信号的相位差进行插补而成的相位的时钟信号的多个插补器；以及
接收由从上述多个插补器输出的多个时钟信号组成的第1组时钟信号，生成对上述第1组时钟信号中的相邻的相位的时钟信号的相位进行分割而成的第2组时钟信号的电路，
把上述第1组时钟信号用于输入数据和脉冲沿的一方的检出，把上述第2组时钟信号用于上述输入数据和脉冲沿的另一方的检出。
2.一种时钟和数据恢复电路，其特征在于，具备：
生成互相之间相位按(180/N)度分开而成的2N相时钟信号的电路；以及
分别输入上述2N相时钟信号中的相位按(360/N)度分开的2个时钟信号，对相位进行插补，分别输出上述插补所得的信号及与上述插补所得的信号反相的信号的N个插补器，
从上述N个插补器输出插补相位所得的2N相时钟信号，
具备来自上述N个插补器的上述2N相时钟信号原样缓冲而输出，输出来自上述N个插补器的上述2N相时钟信号中的相邻的相位的2个时钟信号的中间的相位的2N相时钟信号，从而输出共计4N相时钟信号的2N相4N相变换电路，
把来自上述2N相4N相变换电路的上述4N相时钟信号中的1组2N相时钟信号用于输入数据的检出，把剩余2N相时钟信号用于脉冲沿的检出。
3.根据权利要求2所述的时钟和数据恢复电路，其特征在于，把上述1组2N相时钟信号用于对偶数据和奇数据进行多路复用所得的串行数据的数据检出，把其他2N相时钟信号用于脉冲沿检出。
4.一种时钟和数据恢复电路，其特征在于，具备：
生成互相之间相位按90度分开而成的4相时钟信号的4相时钟生成电路；
输入来自上述4相时钟生成电路的4相时钟中的第1相及第3相时钟信号，对相位进行插补，输出上述插补所得的信号及与上述插补所得的信号反相的信号的第1插补器；
输入来自上述4相时钟生成电路的4相时钟中的第2相及第4相时钟信号，对相位进行插补，输出上述插补所得的信号及与上述插补所得的信号反相的信号的第2插补器；以及
输入来自上述第1及第2插补器的4相时钟信号，来自上述第1及第2插补器的4相时钟信号原样缓冲而输出，生成对来自上述第1及第2插补器的4相时钟信号中的相位相邻的2个时钟信号进行插补所得的4相时钟信号，从而输出8相时钟信号的4相8相变换电路，
把来自上述4相8相变换电路的8相时钟信号中的1组4相时钟信号用于对偶数据、奇数据进行多路复用、传送的串行数据的数据检出，把剩余的4相时钟信号用于脉冲沿检出。
5.根据权利要求4所述的时钟和数据恢复电路，其特征在于，具备分别个别地控制上述第1及第2插补器的相位的插补量的控制电路，可与偶数据及奇数据的负荷变化对应而个别地进行负荷补正。
6.根据权利要求4所述的时钟和数据恢复电路，其特征在于，上述4相8相变换电路具备：
来自上述第1及第2插补器的4相时钟信号原样缓冲而分别输出的第1至第4缓冲电路；以及
分别生成对来自上述第1、第2插补器的4相时钟信号中的相位相邻的2个时钟信号的定时差进行2分割所得的时钟信号的第1至第4定时分割电路。
7.根据权利要求6所述的时钟和数据恢复电路，其特征在于，来自上述第1及第2插补器的4相时钟信号原样缓冲而分别输出的上述第1至第4缓冲电路由分别对于来自上述第1及第2插补器的4相时钟信号在2个输入端共同输入时钟信号的第5至第8定时分割电路来构成。
8.根据权利要求4所述的时钟和数据恢复电路，其特征在于具备：
输入来自上述4相时钟生成电路的4相时钟信号中的第1相及第3相时钟信号，基于第1选择信号，选择上述第1相及第3相时钟信号的一方，向上述第1插补器的第1输入供给的第1选择器；
输入来自上述4相时钟生成电路的上述4相时钟信号中的第2相及第4相时钟信号，基于第2选择信号，选择上述第2相及第4相时钟信号的一方，向上述第1插补器的第2输入供给的第2选择器；
输入来自上述4相时钟生成电路的4相时钟信号中的上述第1相及第3相时钟信号，基于上述第1选择信号，选择上述第1相及第3相时钟信号的一方，向上述第2插补器的第1输入供给的第3选择器；以及
输入来自上述4相时钟生成电路的4相时钟信号中的上述第2相及第4相时钟信号，基于上述第2选择信号，选择上述第2相及第4相时钟信号的一方，向上述第2插补器的第2输入供给的第4选择器。
9.根据权利要求8所述的时钟和数据恢复电路，其特征在于具备：
响应来自上述4相8相变换电路的8相时钟信号，分别锁存上述串行数据的第1至第8锁存器；
接收上述第1至第8锁存器的锁存输出，基于对其进行处理的结果，输出增或减信号的数字滤波器；以及
接收来自上述数字滤波器的上述增或减信号，生成上述第1及第2选择信号，生成对上述第1及第2插补器的插补量个别地进行控制的第1及第2控制信号的控制电路。
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