CN104052436B - 用于相位内插的可逆正弦整形的设备和方法 - Google Patents

Abstract

本发明涉及用于相位内插的可逆正弦整形的设备和方法。提供了用于正交时钟信号生成的设备和方法。在具体实施方式中，设备包括可逆正弦整形滤波器，其被配置成接收同相时钟信号、相位正交时钟信号和反转控制信号。可逆正弦整形滤波器被进一步配置成过滤同相和相位正交时钟信号以产生正弦同相和相位正交时钟信号。可逆正弦整形滤波器被进一步配置成根据反转控制信号选择性地反转同相和相位正交时钟信号中的一个或两者。设备进一步包括相位内插器，其被配置成根据选择性反转的正弦同相时钟信号和相位正交正弦时钟信号的加权和产生内插的时钟信号。同相时钟信号和相位正交时钟信号具有相位正交的关系。

Description

用于相位内插的可逆正弦整形的设备和方法

技术领域

本发明的实施例涉及电子装置，更具体地涉及正弦整形滤波器以及相位内插器。

背景技术

时钟和数据恢复(CDR)系统可被用在各种应用中来从高速串行数据流中恢复数据。例如，CDR系统可被用于通信系统、光网络、和片间通信。

CDR系统可使用采样时钟信号来从串行数据流捕获样本。可以按照多种方式产生采样时钟信号。例如，CDR系统可包括频率合成器以产生其频率是基准时钟信号的几倍的高速时钟信号，而且CDR系统可通过采用正交分频器来从高速时钟信号产生正交方波时钟信号。正交方波时钟信号可被滤波以产生正弦和余弦时钟信号，它们可被用来通过基于加权的相位内插产生采样时钟信号。

在具体应用中，采样时钟合成器和正交分频器来产生采样时钟信号，是一种实用的正交时钟信号产生方法。然而，随着CDR系统的数据率增大，合成器和/或正交分频器可能变得更难设计，会消耗相对更大量的能量，和/或占用更大裸片面积。此外，对于具体应用，例如无线电收发机应用，高速时钟信号可产生不期望的耦接、拉升和/或其它形式的干扰。

类似地，在具体应用中，相位内插可包括针对同相和正交相位的每一个的正负加权。随着加权数增大，相位内插器可能变得更难设计，会消耗相对更大量的能量，呈现对输入驱动器的相对大的负载，和/或占用更大裸片面积。例如，内插缓存器会消耗大量泄漏能量，即使在未激活时也是如此。

希望CDR系统具有改进的性能。此外，希望提供改进的用于正交时钟信号产生的系统和方法。

发明内容

处于所附权利要求的范围内的系统、方法和装置的各种实施方式各自都具有多个方面，它们中没有单独的一个可独立地对此次描述的期望属性负责。在不限制所附权利要求的范围的情况下，此处描述了一些显著特征。

本公开文本中描述的主体的一个方面提供了一种设备。该设备包括可逆正弦整形滤波器，其被配置成：接收同相时钟信号、相位正交时钟信号和反转控制信号。可逆正弦整形滤波器被进一步配置成过滤同相和相位正交时钟信号以产生正弦同相和相位正交时钟信号。可逆正弦整形滤波器被进一步配置成根据反转控制信号来选择性地反转同相和相位正交时钟信号中的一个或两者。设备还包括相位内插器，其被配置成产生根据选择性反转的正弦同相时钟信号和相位正交正弦时钟信号的加权和来产生内插的时钟信号。同相时钟信号和相位正交时钟信号具有相位正交的关系。

在实施例中，可逆正弦整形滤波器可包括缓存器电路，其被配置成缓存同相时钟信号以产生同相正弦基准时钟信号。缓存器可进一步被配置成缓存相位正交时钟信号以产生相位正交正弦基准时钟信号。同相正弦基准时钟信号和相位正交正弦基准时钟信号可具有相位正交的关系。

在实施例中，设备可进一步包括采样器，其被配置成接收串行数据流。采样器可在采样时钟信号的上升沿或采样时钟信号的下降沿中的至少一个处对串行数据流采样。相位内插器被配置成根据内插的时钟信号产生采样时钟信号。

在各种实施例中，设备进一步包括反转逻辑电路，其被配置成根据串行数据流产生反转控制信号。反转逻辑电路可被配置成仅仅在相位内插器的权值处于阈值范围内时改变反转控制信号。相位内插器可进一步被配置成根据串行数据流确定一个或多个权值。

在各种实施例中，同相和相位正交时钟信号、正弦同相和相位正交时钟信号和选择性反转的正弦同相和相位正交时钟信号可以是差分信号。设备还可包括多相滤波器，其被配置成接收正弦时钟信号。多相滤波器可进一步被配置成根据矩形波时钟信号产生同相时钟信号和相位正交时钟信号。

在各种实施例中，时钟输入信号可以是方波时钟输入信号或矩形波时钟输入信号中的一个。时钟输入信号可具有第一时间段。同相正弦时钟信号和相位正交正弦时钟信号可每个都具有大约等于第一时间段的时间段。同相正弦时钟信号和相位正交正弦时钟信号可具有大约等于第一时间段的四分之一的相差。设备还可包括调整器，其被配置成产生调整后的电压。调整器可被配置成利用调整后的电压对可逆正弦整形滤波器的至少一部分供电。

本公开文本中描述的主体的另一个方面提供了一种时钟信号产生方法。该方法包括过滤同相和相位正交时钟信号以产生正弦同相和相位正交时钟信号。该方法还包括根据反转控制信号来选择性地反转同相和相位正交时钟信号中的一个或两者。该方法还包括产生根据选择性反转的正弦同相时钟信号和相位正交正弦时钟信号的加权和来产生内插的时钟信号。同相时钟信号和相位正交时钟信号具有相位正交的关系。

在实施例中，该方法还可包括缓存同相时钟信号以产生同相正弦基准时钟信号。该方法还可包括缓存相位正交时钟信号以产生相位正交正弦基准时钟信号。同相正弦基准时钟信号和相位正交正弦基准时钟信号可具有相位正交的关系。

在各种实施例中，该方法还可包括根据内插的时钟信号产生采样时钟信号以及利用采样时钟信号产生采样串行数据流。该方法还可包括根据串行数据流产生反转控制信号。该方法还可包括仅仅在权值处于阈值范围内时改变反转控制信号。该方法还可包括根据串行数据流确定一个或多个权值。

在各种实施例中，同相和相位正交时钟信号、正弦同相和相位正交时钟信号和选择性反转的正弦同相和相位正交时钟信号可包括差分信号。该方法还可包括利用多相滤波器从正弦时钟信号产生同相时钟信号和相位正交时钟信号。时钟输入信号可以是方波时钟输入信号或矩形波时钟输入信号中的一个。时钟输入信号可具有第一时间段。同相正弦时钟信号和相位正交正弦时钟信号中的每一个都可具有大约等于第一时间段的时间段。同相正弦时钟信号和相位正交正弦时钟信号可具有大约等于第一时间段的四分之一的相差。

本公开文本中描述的主体的另一个方面提供了一种设备。设备包括用于过滤同相和相位正交时钟信号以产生正弦同相和相位正交时钟信号的装置。设备进一步包括用于根据反转控制信号选择性地反转同相和相位正交时钟信号中的一个或两者的装置。设备进一步包括用于根据选择性反转的正弦同相时钟信号和相位正交正弦时钟信号的加权和来产生内插的时钟信号的装置。同相时钟信号和相位正交时钟信号具有相位正交的关系。

本公开文本中描述的主体的另一个方面提供了一种包括代码的非易失性计算机可读介质，代码在被执行时使得设备过滤同相和相位正交时钟信号以产生正弦同相和相位正交时钟信号。介质进一步包括在被执行时使得设备根据反转控制信号选择性地反转同相和相位正交时钟信号中的一个或两者的代码。介质进一步包括在被执行时使设备根据选择性反转的正弦同相时钟信号和相位正交正弦时钟信号的加权和产生内插的时钟信号的代码。同相时钟信号和相位正交时钟信号具有相位正交的关系。

附图和后面的说明中阐述了本说明书中描述的主体的一个或多个实施方式的细节。根据本说明书、附图和权利要求，其它特征、方面和优势将变得明显。注意，后面的图的相对尺寸可能未按比例绘制。

附图说明

图1A是图示出可逆正交时钟信号发生器的一个实施例的示意框图。

图1B是图示出可逆正交时钟信号发生器的另一实施例的示意框图。

图1C是图示出可逆正交时钟信号发生器的另一实施例的示意框图。

图2A是图示出可逆正交时钟信号发生器的一个实施例的电路图。

图2B是图示出可逆正交时钟信号发生器的另一实施例的电路图。

图3A是图示出多相滤波器的一个实施例的电路图。

图3B是图示出多相滤波器的另一实施例的电路图。

图4是图示出多相滤波器的增益相位对比频率的一个示例的示图。

图5是图示出的多相滤波器的的另一实施例电路图。

图6是图示出的多相滤波器的的另一实施例电路图。

图7A是时钟及数据恢复(CDR)系统的一个实施例的示意框图。

图7B是图示出针对图7A的CDR系统的时序图的一个示例的示图。

图8A是CDR系统的另一实施例的示意框图。

图8B是图示出针对图8A的CDR系统的时序图的一个示例的示图。

图9是图示出相位内插器的一个实施例的电路图。

图10是正交时钟产生的示例处理的流程图。

图11是根据本发明实施例的用于时钟信号产生的设备的功能框图。

具体实施方式

以下对具体实施例的详细描述代表了本发明特定实施例的各种说明。但是，本发明可按照权利要求所限定和覆盖的多种不同方式（例如，权利要求所定义和覆盖的方式）来实现。在说明书中，对附图标记了参考标号，其中类似的参考标号表示相同或者功能类似的元素。

提供了用于可逆正弦整形和针对相位内插的正交时钟信号产生的设备和方法。在具体实施方式中,CDR系统可包括可逆正弦整形滤波器或可逆正交时钟信号发生器和相位内插器。可逆正弦整形滤波器可接收诸如方波或矩形波时钟信号的输入时钟信号，并且可过滤输入时钟信号以产生反转的未反转的正弦时钟信号。此外，可逆多相滤波器可使用正弦时钟信号以产生同相(I)和相位正交(Q)的时钟信号，其可具有相位正交的关系。对于在本文的使用，具有相位正交关系的时钟信号可能指的是具有相同持续期并且相差大约是时钟信号的持续期的四分之一或大约90°的时钟信号。对于在本文的使用，具有反相符安息的阻挡信号可能指的是具有相同持续期并且相差大约是时钟信号的持续期的二分之一或大约180°的时钟信号。在具体配置中，同相和相位正交时钟信号可被可逆缓存器电路缓存以进一步产生适合于在时钟及数据恢复(CDR)系统中使用的基准时钟信号。

通过级联可逆正弦整形滤波器和多相滤波器或正交时钟分频器，可从诸如方波或矩形波时钟信号的输入时钟信号产生反转的或非反转的正交正弦基准时钟信号。因此，例如，包括可逆正交时钟信号发生器的CDR系统可接收可用以产生可逆同相和相位正交正弦基准时钟信号的单相位在速率（at-rate）矩形波时钟信号，可根据可逆同相和相位正交正弦基准时钟信号通过简化的相位积分器产生采样时钟信号。因此，此处描述的可逆正交时钟信号发生器可被有利地用于CDR系统以提供可逆正交正弦基准时钟信号，从而简化相位积分。

图1A是图示出可逆正交时钟信号发生器10的一个实施例的示意框图。可逆正交时钟信号发生器10包括正弦整形滤波器1、多相滤波器2、和可逆缓存器电路或可逆缓存器3。如下面参考图1C所讨论的那样，在一些实施例中，多相滤波器2可省略。可逆正交时钟信号发生器10进一步包括时钟输入终端CLK_IN、同相时钟反转输入终端INV_I、相位正交时钟反转输入终端INV_Q、同相正弦输出终端CLK_I/I’和相位正交正弦输出终端CLK_Q/Q’。

可逆正交时钟信号发生器10可被用于产生具有相位正交关系的正弦基准时钟信号，例如正弦时钟信号和余弦时钟信号。例如，可逆正交时钟信号发生器10可在同相正弦输出终端CLK_I/I’产生余弦基准时钟信号在相位正交正弦输出终端CLK_Q/Q’上产生正弦基准时钟信号。可逆正交时钟信号发生器10可被配置成根据同相时钟反转输入INV_I和相位正交时钟反转输入INV_Q使得同相和相位正交时钟信号CLK_I和CLK_Q中的一个或两个反转。虽然图1A中将时钟输入终端CLK_IN、同相正弦输出终端CLK_I/I’和相位正交正弦输出终端CLK_Q/Q’示出为单端结构，但是此处的指教可应用至单端和差分结构。

正弦整形滤波器1可被用来去除时钟输入终端CLK_IN上接收到的输入时钟信号的频率谐波。输入时钟信号可以是方波时钟信号、矩形波时钟信号、或期望输出时钟信号频率下的任意其它适当的周期波形。由于周期波形可由基本频率和其谐波下的正弦波的傅立叶级数表示，所以正弦整形滤波器1可被用来过滤掉输入时钟信号的高频分量以产生正弦时钟信号。利用正弦整形滤波器1对输入时钟信号整形，还可通过过滤掉不期望的偶数级谐波有助于降低输入时钟信号的占空比变形。虽然正弦整形滤波器1被描述为产生正弦时钟信号，但是正弦时钟信号无需是完美的正弦。在一个实施例中，所产生的正弦时钟信号可具有高达大约2%的总谐波变形。此外，此处被描述为“正弦”的其它信号无需是完美的正弦波，并且可具有类似量的变形。

多相滤波器2可从正弦整形滤波器1接收正弦时钟信号，而且可从正弦时钟信号产生同相和相位正交时钟信号(分别是CLK_I和CLK_Q)。对于在本文的使用，多相滤波器可能指的是从正弦输入时钟信号产生正交输出时钟信号的模拟滤波器。例如，多相滤波器的传递函数可具有一个或多个极点，包括第一频率处的第一极点，而且多相滤波器可响应于第一频率的输入正弦时钟信号而产生具有大致相等幅值的正交输出时钟信号。

如下文将参考图3A-6更详细地描述的那样，多相滤波器2可包括一个或多个级的电阻器和电容器，其被实现来控制多相滤波器的传递函数的一个或多个极点的频率的位置。例如，多相滤波器2的每级可与相应的传递函数极点相关，而且可根据与该级相关的电阻器-电容器(RC)时间常数来控制特定级的极点的频率。

在具体实施方式中，多相滤波器2可以是类型-I的多相滤波器，其被配置成响应于较宽频率范围的正弦输入时钟信号而产生正交输出时钟信号，但是同相和相位正交时钟信号CLK_I和CLK_Q的幅值可以在正弦输入时钟信号的频率接近或靠近多相滤波器的极点之一的频率时相等。在其它实施方式中，多相滤波器2可以是类型-II多相滤波器，其被配置成响应于较宽频率范围的正弦输入时钟信号而产生具有大致相等幅值的输出时钟信号，但是输出时钟信号之间的相差在正弦输入时钟信号的频率接近多相滤波器的极点之一的频率时可具有相位正交的关系。

多相滤波器2中使用的电阻器和电容器可以是无源组件。例如，在具体实施方式中，可利用多晶硅形成电阻器，而且电容器可利用金属-氧化物-金属(MOM)和/或金属-绝缘体-金属(MIM)电容器形成。然而，可以采用电阻器和/或电容器的其它结构，例如，包括利用诸如晶体管之类的有源组件的实施方式。

可逆缓存器3可被用来缓存多相滤波器2产生的同相和相位正交时钟信号CLK_I和CLK_Q以产生适合于驱动负载电路以及提供附加的正弦整形滤波的可逆同相和相位正交正弦基准时钟信号。例如，可逆缓存器3可包括选择性反转放大电路，其被配置成缓存多相滤波器2产生的同相和相位正交时钟信号CLK_I和CLK_Q以产生同相正弦输出终端CLK_I/I’上的选择性反转的同相正弦基准时钟信号以及相位正交正弦输出终端CLK_Q/Q’上的相位正交正弦基准时钟信号。可逆缓存器3可被配置成在同相时钟反转输入INV_I激活时反转同相正弦基准时钟信号CLK_I，并且可被配置成在相位正交时钟反转输入INV_Q激活时反转相位正交正弦基准时钟信号CLK_Q。

虽然可逆缓存器3可被配置成具有相对低的增益，例如大约0.8至大约2的范围内的增益，可逆缓存器3可被用来恢复与多相滤波器2的损耗相关同相和相位正交时钟信号CLK_I和CLK_Q的信号电平。例如，多相滤波器2可包括无源元件，其能造成多相滤波器2产生的同相和相位正交时钟信号CLK_I和CLK_Q的幅值相对于多相滤波器2接收的正弦时钟信号的幅值的衰减。

所示的可逆缓存器3还可通过操作作为一个去除不期望的输出谐波频率分量的低通滤波器，来有助于过滤多相滤波器2产生的同相和相位正交时钟信号。因此，在具体实施方式中，可逆缓存器还可提供附加的正弦整形或滤波以便提供具有改进的频谱纯度的同相和相位正交正弦基准时钟信号。由此，在实施例中，可逆缓存器3还可以被当作是可逆正弦整形滤波器。

可逆正交时钟信号发生器10可被用来提供选择性反转的正交正弦基准时钟信号给负载电路。在具体实施方式中，可逆正交时钟信号发生器10包含在CDR系统中并用来将选择性反转的同相和相位正交正弦基准时钟信号提供给相位内插器。如下文将参考图7A-8B进一步描述的那样，相位内插器可被用于根据反转的或非反转的同相和相位正交正弦基准时钟信号的加权和产生采样时钟信号。

图1B是图示出可逆正交时钟信号发生器15的另一实施例的示意框图。可逆正交时钟信号发生器15包括正弦整形滤波器1、多相滤波器2、可逆缓存器3、时钟输入终端CLK_IN、同相时钟反转输入终端INV_I、相位正交时钟反转输入终端INV_Q、同相正弦输出终端CLK_I/I’、相位正交正弦输出终端CLK_Q/Q’和调整器4。

图1B的可逆正交时钟信号发生器15类似于图1A的可逆正交时钟信号发生器10，除了图1B的可逆正交时钟信号发生器15进一步包括调整器4。如图1B所示，调整器4可被用于产生调整后的电压V_REG，其已经被用来至少部分地对可逆缓存器3供电。此外，如图1B所示，调整器4可被用来对正弦整形滤波器1和/或多相滤波器2的所有或部分供电。包括调整器4可有助于控制分别在同相和相位正交正弦输出终端CLK_I/I’,CLK_Q/Q’上产生的选择性反转的同相和相位正交正弦基准时钟信号的幅值。对同相和相位正交正弦基准时钟信号的幅值的改进控制可有助于减少基于选择性反转的同相和相位正交正弦基准时钟信号的加权和产生的内插的正弦时钟信号中的错误。

调整器4可以是任意适当的调整器，例如包括低压差(LDO)调整器。虽然调整器4在图1B中被图示为对正弦整形滤波器1、多相滤波器2和可逆缓存器3供电，但是其它结构也是可行的，例如其中调整器4仅仅对可逆缓存器3供电的实施方式。

图1C是图示出可逆正交时钟信号发生器20的另一实施例的示意框图。可逆正交时钟信号发生器20包括正交时钟分频器5和可逆正弦整形滤波器6。可逆正交时钟信号发生器20进一步包括时钟输入终端CLK_IN、同相时钟反转输入终端INV_I、相位正交时钟反转输入终端INV_Q、同相正弦输出终端CLK_I/I’和相位正交正弦输出终端CLK_Q/Q’。

图1C的可逆正交时钟信号发生器20类似于图1A的可逆正交时钟信号发生器10，除了多相滤波器2被正交时钟分频器5代替，而且正弦整形滤波器1被移动至输出级并与可逆缓存器3组合以形成可逆正弦整形滤波器6。虽然虽然图1A中将时钟输入终端CLK_IN、同相正弦输出终端CLK_I/I’和相位正交正弦输出终端CLK_Q/Q’示出为单端结构，但是此处的指教可应用至单端和差分结构。

正交时钟分频器5可从输入终端CLK_IN接收时钟信号并可产生同相和相位正交时钟信号(分别为CLK_I和CLK_Q)。输入和输出时钟信号可以是方波时钟信号、矩形波时钟信号、或具有期望输出时钟信号频率下的基本频率的任意其它适当的周期波形。在各种实施例中，可以使用任意正交时钟源。

可逆正弦整形滤波器6可被用来去除从正交时钟分频器5接收的同相和相位正交时钟信号(分别为CLK_I和CLK_Q)的频率谐波。由于周期波形可由基本频率和其谐波下的正弦波的傅立叶级数表示，所以可逆正弦整形滤波器6可被用来过滤掉时钟信号CLK_I和CLK_Q的高频分量以产生分别正弦时钟信号CLK_I/I’和CLK_Q/Q’。利用可逆正弦整形滤波器6对输入时钟信号整形还可有利于通过过滤掉不期望的偶数级谐波来减小输入时钟信号的占空比变形。虽然可逆正弦整形滤波器6被描述为产生正弦时钟信号，正弦时钟信号无需是完美的正弦曲线。在一个实施例中，产生的正弦时钟信号可具有高达大约2%的总谐波变形。此外，在此被描述为“正弦的”的其它波形也无需是完美的正弦波，而是可具有类似量的变形。

可逆正弦整形滤波器6可进一步被用来根据同相时钟反转输入INV_I和相位正交时钟反转输入INV_Q选择性地反转从正交时钟分频器5接收的同相和相位正交时钟信号CLK_I和CLK_Q。具体地，可逆正弦整形滤波器6可被配置成在同相时钟反转输入INV_I有效时反转同相正弦基准时钟信号CLK_I，而且可被配置成在相位正交时钟反转输入INV_Q有效时反转相位正交正弦基准时钟信号CLK_Q。

可逆正弦整形滤波器6还可被用来缓存从正交时钟分频器5接收的同相和相位正交时钟信号CLK_I和CLK_Q。虽然可逆正弦整形滤波器6可被配置成具有相对低的增益，例如大约0.8至大约2的范围内的增益，可逆正弦整形滤波器6可被用来恢复与正交时钟分频器5的损耗相关的同相和相位正交时钟信号CLK_I和CLK_Q的信号电平。例如，正交时钟分频器5可包括无源元件，这会导致正交时钟分频器5产生的同相和相位正交时钟信号CLK_I和CLK_Q的幅值相对于正交时钟分频器5接收的正弦时钟信号的幅值的衰减。

可逆正交时钟信号发生器（例如，图1A–1C的可逆正交时钟信号发生器10、15和20）在此可被称为可逆正弦整形正交时钟发生器(ISSQCG)。

图2A是图示出可逆正交时钟信号发生器30的一个实施例的电路图。可逆正交时钟信号发生器30包括正弦整形滤波器26、多相滤波器2、以及可逆缓存器电路或可逆缓存器。可逆正交时钟信号发生器30进一步包括第一时钟输入终端CLK_IN+、第二时钟输入终端CLK_IN-、同相时钟反转输入终端INV_I、相位正交时钟反转输入终端INV_Q、第一同相正弦输出终端CLK_I/I’+、第二同相正弦输出终端CLK_I/I’-、第一相位正交正弦输出终端CLK_Q/Q’+、和第二相位正交正弦输出终端CLK_Q/Q’-。可逆正交时钟信号发生器30示例了根据本文的指教的差分可逆正交时钟信号发生器的一种实施方式。

可逆正交时钟信号发生器30被配置成接收差分输入时钟信号，例如第一和第二时钟输入终端CLK_IN+,CLK_IN-之间的方波或矩形波时钟信号。可逆正交时钟信号发生器30被配置成在第一和第二同相正弦输出终端CLK_I/I’+,CLK_I/I’-之间产生差分同相正弦基准时钟信号，并且在第一和第二相位正交正弦输出终端CLK_Q/Q’+,CLK_Q/Q’-之间产生差分相位正交正弦基准时钟信号。此外，可逆正交时钟信号发生器30可被配置成根据同相时钟反转输入INV_I和相位正交时钟反转输入INV_Q反转同相和相位正交时钟信号CLK_I和CLK_Q中的一个或者两者。

正弦整形滤波器21包括第一和第二电容器11a，11b、第一和第二反相器12a，12b、以及第一和第二电阻器13a，13b。第一电阻器13a被电连接在第一反相器12a的输入和输出之间，而且第二电阻器13b被电连接在第二反相器12b的输入和输出之间。第一电容器11a被电连接在第一时钟输入终端CLK_IN+与第一反相器12a的输入之间，而且第二电容器11b被电连接在第二时钟输入终端CLK_IN-与第二反相器12b的输入之间。正弦整形滤波器21被配置成在第一和第二反相器12a，12b的输出之间产生多相滤波器2的差分正弦时钟信号。

正弦整形滤波器21可被用来过滤在第一和第二时钟输入终端CLK_IN+,CLK_IN-之间接收的差分时钟信号。例如，与输出负载（包括多相滤波器2的负载）相关的第一和第二反相器12a，12b的频率急剧衰减(roll-off)，可过滤掉差分输入时钟信号的高频分量，例如第二和第三谐波频率分量。由于方波或矩形波信号可由波形信号的基本频率和其谐波下的正弦波的傅立叶级数表示，所以按照这样的方式过滤差分输入时钟信号可有助于利用正弦整形滤波器21产生差分正弦时钟信号。

多相滤波器2可使用来自正弦整形滤波器21的差分正弦时钟信号以产生用于可逆缓存器23的同相时钟信号CLK_I+,CLK_I-和差分相位正交时钟信号CLK_Q+,CLK_Q-。由于多相滤波器2的工作理论可基于接收输入正弦时钟信号，所以使用正弦整形滤波器21以产生用于多相滤波器2的差分正弦时钟信号可提高多相滤波器2产生的同相和相位正交时钟信号的频谱纯度。将参考图3A–6进一步描述多相滤波器2的各种实施例。

可逆缓存器包括第一至第四电容器14a–14d和第一至第八三态反相器15a–15h。第一电容器14a布置在多相滤波器2产生的第一同相时钟信号CLK_I+和第一和第三三态反相器15a，15c的共用反向输入节点之间的信号通路中。第二电容器14b布置在多相滤波器2产生的第二同相时钟信号CLK_I-与第二和第四三态反相器15b，15d的共用反向输入节点之间的信号通路中。第三电容器14c布置在多相滤波器2产生的第一相位正交时钟信号CLK_Q+与第五和第七三态反相器15e，15g的共用反向输入节点之间的信号通路中。第四电容器14d布置在多相滤波器2产生的第二相位正交时钟信号CLK_Q-与第六和第八三态反相器15f，15h的共用反向输入节点之间的信号通路中。

同相时钟反转输入INV_I被连接至第一和第四三态反相器15a，15d的三态输入，并连接至第二和第三三态反相器15b，15c的反相三态输入。相位正交时钟反转输入INV_Q被连接至第五和第八三态反相器15e，15h的三态输入，并连接至第六和第七三态反相器15f，15g的反相三态输入。第一至第八三态反相器15a–15h被配置成在其三态输入有效时呈现高阻输出，并且在其三态输入无效时使得其反相输入反转。

第一和第二三态反相器15a，15b被配置成根据同相时钟反转输入INV_I选择性地利用第一同相时钟信号CLK_I+和第二同相时钟信号CLK_I-之一驱动第一同相正弦输出终端CLK_I/I’+。类似地，第三和第四三态反相器15c，15d被配置成根据同相时钟反转输入INV_I选择性地利用第一同相时钟信号CLK_I+和第二同相时钟信号CLK_I-之一驱动第二同相正弦输出终端CLK_I/I’-。共同地，第一至第四三态反相器15a–15d被配置成在同相时钟反转输入INV_I有效时选择性地反转差分同相时钟信号CLK_I+,CLK_I-。

第五和第六三态反相器15e，15f被配置成根据相位正交时钟反转输入INV_Q选择性地利用第五相位正交时钟信号CLK_Q+和第二相位正交时钟信号CLK_Q-之一驱动第一相位正交正弦输出终端CLK_Q/Q’+。类似地，第七和第八三态反相器15g，15h被配置成根据相位正交时钟反转输入INV_Q选择性地利用第一相位正交时钟信号CLK_Q+和第二相位正交时钟信号CLK_Q-之一驱动第二相位正交正弦输出终端CLK_Q/Q’-。共同地，第五至第八三态反相器15e–15h被配置成在相位正交时钟反转输入INV_Q有效时选择性地反转差分相位正交时钟信号CLK_Q+,CLK_Q-。

而且，可逆缓存器可被用来缓存多相滤波器2产生的差分同相和相位正交时钟信号，以有助于提供正交正弦基准时钟信号给负载电路，例如CDR系统的相位内插器。可逆缓存器可有助于补偿与利用多相滤波器2产生同相和相位正交时钟信号相关的衰减或损耗。虽然图2A中未示出，但是在具体实施方式中第一至第八三态反相器15a–15h可包括电压电源，其被调整成提供正交正弦基准时钟信号的期望输出电压电平。此外，在具体实施方式中，分开的调整器被提供用于为第一至第四三态反相器15a–15d和第五至第八三态反相器15e–15h供电以补偿多相滤波器2的同相和相位正交时钟信号路径中的不同衰减。此外，分开的调整器可被用来在采用特定相位内插方案时提供同相和相位正交时钟信号的不相等幅值。

所示的可逆缓存器23还可通过操作作为去除不期望输出谐波频率分量的低通滤波器来有助于过滤多相滤波器2产生的差分同相和相位正交时钟信号。因此，在具体实施方式中，可逆缓存器还可提供附加的正弦整形或滤波以提供具有提高的频谱纯度的同相和相位正交正弦基准时钟信号。由此，在实施例中，可逆缓存器23还可被称为可逆正弦整形滤波器。

虽然图2A图示出适合于用于此处描述的可逆正交时钟信号发生器的正弦整形滤波器21和可逆缓存器23的一种配置，但是也可以使用正弦整形滤波器和/或缓存器的其它配置，例如包括反相、非反相和/或多级配置。

图2B是示出可逆正交时钟信号发生器35的另一实施例的电路图。可逆正交时钟信号发生器35包括正交时钟分频器5和可逆正弦整形滤波器26。可逆正交时钟信号发生器35进一步包括第一时钟输入终端CLK_IN+、第二时钟输入终端CLK_IN-、同相时钟反转输入终端INV_I、相位正交时钟反转输入终端INV_Q、第一同相正弦输出终端CLK_I/I’+、第二同相正弦输出终端CLK_I/I’-、第一相位正交正弦输出终端CLK_Q/Q’+和第二相位正交正弦输出终端CLK_Q/Q’-。可逆正交时钟信号发生器35图示出根据此处的指教的差分可逆正交时钟信号发生器的一种实施方式。

图2B的可逆正交时钟信号发生器35类似于图2A的可逆正交时钟信号发生器30，除了多相滤波器2由正交时钟分频器5代替，而且正弦整形滤波器21被移动至输出级并与可逆缓存器23组合以形成可逆正弦整形滤波器26。

可逆正交时钟信号发生器35被配置成接收差分输入时钟信号，例如第一和第二时钟输入终端CLK_IN+,CLK_IN-之间的方波或矩形波时钟信号。可逆正交时钟信号发生器35被配置成在第一和第二同相正弦输出终端CLK_I/I’+,CLK_I/I’-之间产生差分同相正弦基准时钟信号，并且在第一和第二相位正交正弦输出终端CLK_Q/Q’+,CLK_Q/Q’-之间产生差分相位正交正弦基准时钟信号。此外，可逆正交时钟信号发生器35可被配置成根据同相时钟反转输入INV_I和相位正交时钟反转输入INV_Q使同相和相位正交时钟信号CLK_I和CLK_Q中的一个或两者反转。

正交时钟分频器5可从第一和第二时钟输入终端CLK_IN+,CLK_IN-接收差分时钟信号，并且可产生用于可逆正弦整形滤波器21的差分同相时钟信号CLK_I+,CLK_I-和差分相位正交时钟信号CLK_Q+,CLK_Q-。输入和输出时钟信号可以是方波时钟信号、矩形波时钟信号、或具有期望输出时钟信号频率下的基本频率的任意其它适当的周期波形。在各种实施例中，可以使用任意正交时钟源。

可逆正弦整形滤波器26包括第一至第四电容器11a–11d、第一至第四反相器12a–12d、第一至第四电阻器13a–13d、第五至第八电容器16a–16d和第一至第四三态反相器15a–15h。可逆正弦整形滤波器26可被用来过滤差分同相时钟信号CLK_I+,CLK_I-和从正交时钟分频器5接收的差分相位正交时钟信号CLK_Q+,CLK_Q-。例如，与输出负载相关的第一至第四反相器12a–12d的频率急剧衰减可过滤掉输入信号的高频分量，例如第二和第三谐波频率分量。由于方波或矩形波信号可由波形信号的基本频率和其谐波下的正弦波的傅立叶级数表示，所以按照这样的方式过滤差分同相时钟信号CLK_I+,CLK_I-和差分相位正交时钟信号CLK_Q+,CLK_Q-可有助于在第一和第二同相正弦输出终端CLK_I/I’+,CLK_I/I’-之间产生差分同相正弦基准时钟信号以及在第一和第二相位正交正弦输出终端CLK_Q/Q’+,CLK_Q/Q’-之间产生差分相位正交正弦基准时钟信号。

第一电阻器13a被电连接在第一反相器12a的输入和输出之间，第二电阻器13b被电连接在第二反相器12b的输入和输出之间，第三电阻器13c被电连接在第三反相器12c的输入和输出之间，而且第四电阻器13d被电连接在第四反相器12d的输入和输出之间。第一电容器11a被电连接在第一差分同相时钟信号CLK_I+与第一反相器12a的输入之间，第二电容器11b被电连接在第二差分同相时钟信号CLK_I-与第二反相器12b的输入之间，第三电容器11c被电连接在第一差分相位正交时钟信号CLK_Q+与第三反相器12c的输入之间，而且第四电容器11d被电连接在第二差分相位正交时钟信号CLK_Q-与第四反相器12d的输入之间。

第五电容器16a布置在第一反相器12a与第一和第三三态反相器15a，15c的共用反向输入节点之间的信号通路中。第六电容器16b布置在第二反相器12b与第二和第四三态反相器15b，15d的共用反向输入节点之间的信号通路中。第七电容器16c布置在第三反相器12c与第五和第七三态反相器15e，15g的共用反向输入节点之间的信号通路中。第八电容器16d布置在第四反相器12d与第六和第八三态反相器15f，15h的共用反向输入节点之间的信号通路中。

同相时钟反转输入INV_I被连接至第一和第四三态反相器15a，15d的三态输入，并且连接至第二和第三三态反相器15b，15c的反相三态输入。相位正交时钟反转输入INV_Q被连接至第五和第八三态反相器15e的三态输入，15h，并且连接至第六和第七三态反相器15f，15g的反相三态输入。第一至第八三态反相器15a–15h被配置成在其三态输入有效时呈现高阻输出，并且在其三态输入无效时反转其反相输入。

第一和第二三态反相器15a，15b被配置成根据同相时钟反转输入INV_I选择性地第一同相时钟信号CLK_I+和第二同相时钟信号CLK_I-之一驱动第一同相正弦输出终端CLK_I/I’+。类似地，第二和第三三态反相器15c，15d被配置成根据同相时钟反转输入INV_I选择性地利用第一同相时钟信号CLK_I+和第二同相时钟信号CLK_I-之一驱动第二同相正弦输出终端CLK_I/I’-。共同地，第一至第四三态反相器15a–15d被配置成在同相时钟反转输入INV_I有效时选择性地反转差分同相时钟信号CLK_I+,CLK_I-。

第五和第六三态反相器15e，15f被配置成根据相位正交时钟反转输入INV_Q选择性地利用第五相位正交时钟信号CLK_Q+和第二相位正交时钟信号CLK_Q-之一驱动第一相位正交正弦输出终端CLK_Q/Q’+。类似地，第六和第七三态反相器15g，15h被配置成根据相位正交时钟反转输入INV_Q选择性地利用第一相位正交时钟信号CLK_Q+或第二相位正交时钟信号CLK_Q-之一驱动第二相位正交正弦输出终端CLK_Q/Q’-。共同地，第五至第八三态反相器15e–15h被配置成在相位正交时钟反转输入INV_Q有效时选择性地反转差分相位正交时钟信号CLK_Q+,CLK_Q-。

而且，可逆正弦整形滤波器26可被用来缓存差分同相时钟信号CLK_I+,CLK_I-和正交时钟分频器5产生的差分相位正交时钟信号CLK_Q+,CLK_Q-以有助于向负载电路提供正交正弦基准时钟信号，例如CDR系统的相位内插器。可逆正弦整形滤波器26可有助于补偿与利用正交时钟分频器5产生同相和相位正交时钟信号相关的衰减或损耗。虽然未在图2B中示出，在具体实施方式中第一至第四反相器12a–12d和/或第一至第八三态反相器15a–15h可包括电压电源，其被调整成提供正交正弦基准时钟信号的期望输出电压电平。此外，在具体实施方式中，分开的调整器被提供用于为第一至第二反相器12a–12b、第三至第四反相器12c–12d、第一至第四三态反相器15a–15d和/或第五至第八三态反相器15e–15h供电以便补偿正交时钟分频器5的同相和相位正交时钟信号路径中的不同衰减。此外，分开的调整器可被用来在采用特定相位内插方案时提供同相和相位正交时钟信号的不相等幅值。

虽然图2B图示出适合于使用在此处描述的可逆正交时钟信号发生器中的可逆正弦整形滤波器26的一种配置，可以使用正弦整形滤波器和/或缓存器的其它实施方式，例如包括反相、非反相和/或多级配置。

图3A是图示出多相滤波器40的一个实施例的电路图。多相滤波器40包括第一级31a、第二级31b、和第三级31c。多相滤波器40进一步包括第一时钟输入终端S_IN+、第二时钟输入终端S_IN-、第一同相正弦输出终端I_OUT+、第二同相正弦输出终端I_OUT-、第一相位正交正弦输出终端Q_OUT+、和第二相位正交正弦输出终端Q_OUT-。

多相滤波器40可接收第一和第二时钟输入终端S_IN+,S_IN-之间的差分输入时钟信号。此外，多相滤波器40可在第一和第二同相正弦输出终端I_OUT+,I_OUT-之间产生差分同相时钟信号并且在第一和第二相位正交正弦输出终端Q_OUT+,Q_OUT-之间产生差分相位正交时钟信号。

虽然图3A图示出采用三级的配置，但是在替换实施例中多相滤波器40可被调整为包括更多或更少级。将多相滤波器40配置成包括附加的级，可增加多相滤波器的传递函数中的极点数，这可有助于产生更宽范围内的输入时钟信号频率的正交时钟信号。将可逆正交时钟信号发生器配置成在更宽范围内的输入时钟信号频率下操作，例如，可有利于用于采用几十年的频率上操作的采样时钟信号的CDR系统。然而，在多相滤波器2中包含大量级还会增大多相滤波器的无损耗衰减补偿方案，例如级间缓存。

第一至第三级31a-31c每个包括第一至第四输入和第一至第四输出。第一级31a的第一和第三输入41a，41c被分别电连接至第一和第二时钟输入终端S_IN+,S_IN-。在所示的配置中，第一级31a的第二和第四输入41b，41d未连接至第一级31a外部的电路。此外，第一级31a的第一至第四输出42a-42d被分别电连接至第二级31b的第一至第四输入43a-43d，而且第二级31b的第一至第四输出44a-44d被分别电连接至第三级31c的第一至第四输入45a-45d。而且，第三级31c的第一和第三输出46a，46c被分别电连接至第一和第二同相正弦输出终端I_OUT+,I_OUT-，而且第三级31c的第二和第四输出46b，46d被分别电连接至第一和第二相位正交正弦输出终端Q_OUT+,Q_OUT-。

第一级31a包括第一至第四电阻器33a-33d和第一至第四电容器32a-32d。第一电阻器33a被电连接在第一级31a的第一输入41a和第一输出42a之间，而且第二电阻器33b被电连接在第一级31a的第二输入41b和第二输出42b之间。此外，第三电阻器33c被电连接在第一级31a第三输入41c和第三输出42c的之间，而且第四电阻器33d被电连接在第一级31a的第四输入41d和第四输出42d之间。而且，第一电容器32a被电连接在第一级31a的第一输入41a和第二输出42b之间，而且第二电容器32b被电连接在第一级31a的第二输入41b和第三输出42c之间。此外，第三电容器32c被电连接在第一级31a的第三输入41c和第四输出42d之间，而且第四电容器32d被电连接在第一级31a的第四输入41d和第一输出42a之间。第二级31b包括第一至第四电阻器35a-35d和第一至第四电容器34a-34d，这可按照与前面针对第一级31a描述的方式类似的方式进行连接。类似地，第三级31c包括第一至第四电阻器37a-37d以及第一至第四电容器36a-36d，这可按照与前面针对第一级31a描述的方式类似的方式进行连接。

在具体实施方式中，第一至第三级31a-31c的电阻器和电容器可以是无源元件。例如，可利用诸如多晶硅或结构被规划成实现目标电阻的薄膜之类的电阻性材料来形成电阻器，同时电容器可利用诸如MOM或MIM电容器之类的导体-电介质-导体结构形成。然而，可以使用电阻器和/或电容器的其它配置，例如采用有效跨导(g_m)元件的实施方式。

多相滤波器40的第一至第三级31a-31c可每个都向多相滤波器40的传递函数添加极点。因此，通过选择多相滤波器40的级数，可以实现多相滤波器的传递函数中的期望数量的极点。例如，多相滤波器40可具有处于与第一级31a的电阻器和电容器的RC时间常数相关的频率处的第一极点。例如，其中第一至第四电阻器33a-33d每个都具有电阻R₃₃而且第一至第四电容器32a-32d每个都具有电容C₃₂的配置中，多相滤波器40可具有处于大约1/(R₃₃*C₃₂)的角频率下的第一极点。类似地，多相滤波器40可具有与第二级31b的电阻器和电容器的RC时间常数相关的频率处的第二极点以及与第三级31c的电阻器和电容器的RC时间常数相关的频率处的第三极点。

所示的多相滤波器40是类型-I多相滤波器，其可响应于宽范围的输入时钟信号频率的正弦输入时钟信号而产生正交输出时钟信号。例如，多相滤波器40产生的差分同相和相位正交时钟信号可具有相位正交的关系，即使正弦输入时钟信号不具有与多相滤波器的极点之一的频率接近或靠近的频率。然而，当输入信号时钟频率没有接近多相滤波器的极点之一时，差分同相和相位正交时钟信号的幅值会不一样。在具体实施方式中，多相滤波器40的极点的频率的位置被选择成覆盖或跨越可逆正交时钟信号发生器的输入频率操作范围，以使得差分同相和相位正交时钟信号之间的幅值差异在输入频率操作范围上相对较小。

图3B是图示出多相滤波器50的另一实施例的电路图。多相滤波器50包括第一至第三级31a-31c、第一和第二时钟输入终端S_IN+,S_IN-、第一和第二同相正弦输出终端I_OUT+,I_OUT-、和第一和第二相位正交正弦输出终端Q_OUT+,Q_OUT-。

图3B的多相滤波器50类似于图3A的多相滤波器40，除了多相滤波器50的第一级31a已经被连接成与多相滤波器40的第一级31a的输入不同的配置。例如，在图3B中，第一级31a的第一和第二输入41a，41b被电连接至第一时钟输入终端S_IN+，第一级31a的第三和第四输入41c，41d被电连接至第二时钟输入终端S_IN-。

图3B的多相滤波器50是类型-II多相滤波器，其可响应于宽范围的输入时钟信号频率的正弦输入时钟信号而产生具有大致相等幅值的输出时钟信号。然而，为了确保输出时钟信号之间的相位正交的关系，输入信号频率应该接近多相滤波器的极点中的一个。在具体实施方式中，多相滤波器50的极点的频率的位置被选择成覆盖或跨越可逆正交时钟信号发生器的输入频率操作范围以使得差分同相和相位正交时钟信号之间的不同同相在输入频率操作范围上大约等于90°。

图4是图示出多相滤波器的增益相位对照频率的一个实例的示图60。示图60包括针对图3B的多相滤波器的一种实施方式的增益曲线51和相位曲线52，该多相滤波器具有两级，这两级分别具有相应的大约3GHz和大约7.7GHz处的极点。增益曲线51图示出同相和相位正交时钟信号的增益，相位曲线52对应于同相和相位正交时钟信号之间的不同的同相。如图4所示，多相滤波器可为同相和相位正交路径两者提供相对相等的增益，而且为大约3.6GHz和大约6.2GHz之间的目标操作频带上的输入正弦时钟信号提供90°的大约+/-10%内的相位。

图5是多相滤波器70的另一实施例的电路图。多相滤波器70包括第一和第二级31a，31b、第一和第二时钟输入终端S_IN+,S_IN-、第一和第二同相正弦输出终端I_OUT+,I_OUT-、第一和第二相位正交正弦输出终端Q_OUT+,Q_OUT-、和级间缓存器61。

图5的多相滤波器70类似于图3B的多相滤波器50，除了图5的多相滤波器70示出了两级结构而省略了第三级31c。此外，多相滤波器70进一步包括级间缓存器电路或缓存器61。

级间缓存器电路61操作作为第一级31a的第一至第四输出42a-42d和第二级31b的第一至第四输入43a-43d之间的缓存器。级间缓存器电路61包括分别连接至第一级31a的第一至第四输出42a-42d的第一至第四输入65a-65d、以及分别连接至第二级31b的第一至第四输入43a-43d的第一至第四输出66a-66d。此外，级间缓存器电路61进一步包括第一至第四电容器62a-62d、第一至第四反相器63a-63d和第一至第四电阻器64a-64d。第一电阻器64a被电连接在第一反相器63a的输入和输出之间，而且第二电阻器64b被电连接在第二反相器63b的输入和输出之间。类似地，第三电阻器64c被电连接在第三反相器63c的输入和输出之间，而且第四电阻器64d被电连接在第四反相器63d的输入和输出之间。第一至第四电容器62a-62d分别电连接在级间缓存器电路61的第一至第四输入65a-65d以及第一至第四反相器63a-63d的输入之间。第一至第四反相器63a-63d的输出分别操作作为级间缓存器电路61的第一至第四输出66a-66d。

级间缓存器电路61可被用来缓存第一级31a产生的信号并提供缓存的信号至第二级31b。级间缓存器电路61可补偿与第一级31a相关的衰减或损耗。级间缓存器电路61还可有助于改进多相滤波器的滤波和/或实现输出摆动要求。虽然未在图5中示出，但是在具体实施方式中第一至第四反相器63a-63d可包括调整成提供期望输出电压电平的电压电源。

虽然图5图示出级间缓存器的一种配置，但是可以采用其它实施方式，例如包括反相、非反相和/或多级结构。此外，虽然图5图示出包括两级并且两级间具有级间缓存器的多相滤波器，其它级间缓存器可用于包括更多级的配置。例如，在使用具有三级或更多级的配置中，所有级或一些级之间可使用级间缓存器。

图6是图示出多相滤波器80的另一实施例的电路图。多相滤波器80包括第一和第二时钟输入终端S_IN+,S_IN-、第一和第二同相正弦输出终端I_OUT+,I_OUT-、第一和第二相位正交正弦输出终端Q_OUT+,Q_OUT-、和控制终端CONTROL。多相滤波器80进一步包括第一至第四可变电阻器73a-73d、第一至第四可变电容器72a-72d、以及极点控制块71。

第一和第二可变电阻器73a，73b被分别电连接在第一时钟输入终端S_IN+与第一同相和第一相位正交正弦输出终端I_OUT+,Q_OUT+之间。第三和第四可变电阻器73c，73d被分别电连接在第二时钟输入终端S_IN-与第二同相和第二相位正交正弦输出终端I_OUT-,Q_OUT-之间。第一和第二可变电容器72a，72b被分别电连接在第一时钟输入终端S_IN+与第一相位正交和第二同相正弦输出终端Q_OUT+,I_OUT-之间。此外，第三和第四可变电容器72c，72d被分别电连接在第二时钟输入终端S_IN-与第二相位正交和第一同相正弦输出终端Q_OUT-,I_OUT+之间。

极点控制块71可被用来根据控制终端CONTROL上接收的控制信息控制第一至第四可变电阻器73a-73d的电阻和/或第一至第四可变电容器72a-72d的电容。控制信息可包括表示多相滤波器80接收的正弦时钟输入信号的输入信号频率的数据。此外，极点控制块71可选择可变电阻器的电阻和/或可变电容器的电容，以便控制多相滤波器的极点的频率的位置。由于多相滤波器80产生的输出时钟信号在输入时钟信号频率接近多相滤波器80的极点频率时可具有相位正交的关系，因此极点控制块71可被用来移动或改变多相滤波器的极点相对于输入信号频率的位置。因此，所示的多相滤波器80可用于需要相对宽的频带上的正交正弦基准时钟信号的系统，例如包括几十年的频率的频带。

可以按照任何适当方式实现第一至第四可变电阻器73a-73d和第一至第四可变电容器72a-72d。在一个实施例中，第一至第四可变电阻器73a-73d包括场效应晶体管，其沟道电阻被配置成响应于栅极偏压而变化。在另一实施例中，第一至第四可变电容器72a-72d包括场效应晶体管，其栅源电容被配置成响应于栅极偏压而变化。虽然已经公开了第一至第四可变电阻器73a-73d和第一至第四可变电容器72a-72d的一种适当实施方式，但是可以使用其他配置。

虽然图6图示出其中利用可变电阻器和可变电容器两者来控制多相滤波器的极点的频率的多相滤波器80配置，但是可以使用利用可变电阻器和固定电容器的实施方式或利用固定电阻器和可变电容器的实施方式。此外，虽然已经在类型-II多相滤波器的情况下描述了具有可控或可移动极点位置的多相滤波器，但是包括可移动极点的多相滤波器可实现为类型-I多相滤波器结构。

图7A是CDR系统110的一个实施例的示意框图。CDR系统110包括数据采样器101、第一并串行转换电路102a、第二并串行转换电路102b、表决逻辑103、累加器104、相位内插器105、可逆正交时钟信号发生器或可逆正弦整形正交时钟发生器(ISSQCG)106、以及反转逻辑107。CDR系统110进一步包括时钟输入终端CLK_IN、数据输入终端D_IN和数据输出终端D_OUT。CDR系统110图示出其中可使用此处描述的可逆正交时钟信号发生器的CDR系统的一个示例。

采样器101可被用来对采样时钟信号CLK_SAMPLE的边沿的数据输入终端D_IN上接收的串行数据流进行采样。串行数据流可包括数据率下转换的串行数据比特串。在给定数据率下，串行数据流具有串行数据流的转换之间的单位间隔(UI)或最小时间间隔。采样器101取得的样本可不仅包括数据样本，而且包括用于将CDR系统110锁定至串行数据流的串行数据流的边沿样本。当CDR系统110处于锁定条件时，可以从串行数据流的UI的特定位置取样本。采样时钟信号CLK_SAMPLE的上升沿可被用来捕获数据样本，而且采样时钟信号CLK_SAMPLE的下降沿可被用来捕获边沿样本，反之亦然。

在所示配置中，采样器101已经被配置成提供数据样本给第一并串行转换电路102a以及提供边沿样本给第二并串行转换电路102b。第一和第二并串行转换电路102a，102b可被用来对数据采样器101获取的样本进行串并转换。第一并串行转换电路102a被配置成提供串行转换后的数据样本给数据输出终端D_OUT和表决逻辑103，而且第二并串行转换电路102b被配置成提供串行转换后的边沿样本给表决逻辑103。通过对采样器101捕获的样本进行串并转换，第一和第二并串行转换电路102a，102b可将捕获的样本在降低的比特率下提供给处理电路，从而缓解处理电路的操作频率设计约束。在一个实施例中，第一和第二并串行转换电路102a，102b每个都接收样本流，而且并串行转换电路102a，102b以10或更大的系数对流进行串并转换。

表决逻辑103、累加器104和反转逻辑107可被用来根据串并转换后的数据和边沿样本控制相位内插器105。例如，表决逻辑103可增大或减小用来控制采样时钟信号CLK_SAMPLE的相位的累加器104中存储的值。表决逻辑103可被用来处理边沿和数据样本之间的数据转换的定时，从而在时间上更早或更晚地转移采样时钟信号CLK_SAMPLE，以便相对于串行数据流的单位间隔对齐时钟信号CLK_SAMPLE。在具体实施方式中，累加器104是数据卷积累加器。如下文将要更详细地描述的那样,反转逻辑107可重写来自累加器的命令以考虑ISSQCG106的可逆特征。

所示的ISSQCG106产生用于CDR系统110的正交正弦基准时钟信号。例如，可逆正交时钟信号发生器106被配置成接收时钟输入终端CLK_IN上的输入时钟信号并产生用于相位内插器105的同相正弦基准时钟信号CLK_I/I’和相位正交正弦基准时钟信号CLK_Q/Q’。例如，输入时钟信号可以是方波或矩形波时钟信号。ISSQCG106可被配置成根据来自反转逻辑107的反转命令反转同相正弦基准时钟信号CLK_I/I’和相位正交正弦基准时钟信号CLK_Q/Q’中的一个或两者。在各种实施例中，ISSQCG106可包括以上参考图1A–1C描述的可逆正交时钟信号发生器10、15或20。

相位内插器105可被用于通过根据可由反转逻辑107重写的从累加器104接收的控制信息对同相正弦基准时钟信号CLK_I/I’和相位正交正弦基准时钟信号CLK_Q/Q’进行插值来产生采样时钟信号CLK_SAMPLE。在各种实施例中，表决逻辑103、累加器104或另一电路或处理器可实现反转逻辑107。

在具体实施方式中，相位内插器105被实施来根据同相和相位正交正弦基准时钟信号CLK_I/I’,CLK_Q/Q’的加权和产生内插的时钟信号CLK_INTERP。例如，相位内插器105可根据下述等式1产生内插的时钟信号CLK_INTERP。

等式1

CLK_INTERP=A×CLKI+B×CLK_Q

在上述等式1中，根据以第一系数对同相正弦基准时钟信号CLK_I/I’进行加权或者相乘以及以第二系数B对相位正交正弦基准时钟信号CLK_Q/Q’进行加权或者相乘，产生了内插的时钟信号CLK_INTERP。通过选择第一和第二系数A、B的值，可以产生具有期望相位的正弦信号。例如,在其中同相正弦基准时钟信号CLK_I/I’具有值cos(ωt)而且相位正交正弦基准时钟信号CLK_Q/Q’具有值sin(ωt)的配置中，内插的时钟信号CLK_INTERP可具有根据下述等式2确定的值。

等式2

在上述等式2中,内插的时钟信号CLK_INTERP是幅值大约为且相位为θ的正弦时钟信号，其中θ大约等于arctan(B/A)。通过控制第一和第二系数A、B的幅值，可以产生具有期望相位的正弦时钟信号。在一个实施例中，相位内插器105包括包括与不同相移相关的第一和第二系数A、B的值的查找表。此外，查找表中的值被选择成使得内插的正弦时钟信号的幅值对于不同相位值大致恒定。下述表1中示出了示例的相移和相应第一和第二系数A、B。

表1

表1示出了具有-20和20之间的幅值范围的6比特相位内插器实施方式的示例查找表的一部分。在实施例中，相位内插器105可根据从累加器104或反转逻辑107接收到的相位代码索引至表1。在具有不可逆正交时钟发生器的实施例中，例如，累加器104可发送代码“20”给相位内插器105。相位内插器105可分别查找对于19和-8的第一和第二系数A、B。由此，相位内插器105可将CLK_I信号乘以19，将CLK_Q信号乘以-8，而且根据上述等式1对结果求和以确定CLK_INTERP。

在各种实施方式中，相位内插器105可利用模拟求和技术执行乘法。例如，根据表1，对于第一和第二系数A、B的每一个，相位内插器105可包括40个选择性启动的负载器件(在差分实施方式中，每个差分信号20个)，总共80个负载器件。更概括地，相位内插器105可包括负载器件，其数量是最大幅值范围的两倍。然而，该方案可能要求大量的电路面积、吸取大量能量、并增大了驱动器件的设计注意事项。

在所示实施方式中，ISSQCG106被配置成选择性地反转CLK_I和/或CLK_Q信号。由此，相位内插器105可被配置成仅仅利用正值索引至查找表。下面的表2示出了具有0和20之间的幅值范围的6比特相位内插器实施方式的另一示例查找表的一部分。在实施例中,反转逻辑107被配置成发送INV_I和INV_Q信号至ISSQCG106以适合于校正来自相位内插器105的乘法输出的符号的。例如，根据表2所示的实施例，反转逻辑107可被配置成在相位内插器105索引至相位17、18、19等时将INV_Q反转成ISSQCG106。

表2

在另一实施例中，其中ISSQCG106被配置成选择性地反转CLK_I和/或CLK_Q信号，相位内插器105可被配置成索引至包括负值的查找表(例如，表1)。反转逻辑107可被配置成重写从累加器104接收的索引代码，使得相位内插器105索引至具有正符号的等价相位。参见表1，例如，累加器104可传递与第一和第二系数A、B分别对应的索引代码18，或20和-4。反转逻辑107可被配置成将索引代码18重写为14，分别对应于第一和第二系数A、B，或20和4。同时，反转逻辑107可被配置成将INV_Q反转为ISSQCG106。

在实施例中,反转逻辑107可被配置成仅仅在相位索引对应于第一范围内的第一系数时修改INV_I信号。例如，第一范围可以正好为0，可以介于-1和1之间，介于-4和4之间等。类似地,反转逻辑107可被配置成仅仅在相位索引对应于第二范围内的第二系数B时修改INV_Q信号。例如，第二可以正好为0，可以介于-1和1之间，介于-4和4之间等。在各种实施例中，将时钟反转限制成相对低的相位索引值可减小信号伪影。

虽然已经描述了相位内插器105的一种实施方式，但是可以使用其他配置。在各种其它实施例中，可以采用全是负值的查找表，或相位内插器105可省略查找表。在实施例中，相位内插器105可包括用于泄漏抵消的一个或多个附加的负载器件。相位内插器105可按照任何适当方式从内插的时钟信号CLK_INTERP产生采样时钟信号CLK_SAMPLE，例如通过限制内插的时钟信号CLK_INTERP以产生适合于捕获样本的方波采样时钟信号。

图7B是图示出用于图7A的CDR系统110的时序图120的一个示例的示图。时序图120包括图7A的数据输入终端D_IN上接收的串行数据流的第一曲线以及图7A的采样时钟信号CLK_SAMPLE的第二曲线。时序图120已经被注释为图示出第一数据样本111a、第二数据样本111b、第一过渡或边沿样本112a、第二过渡样本112b的采样时间。如图7B所示，时序图120图示出其中串行数据流的数据采样速率大约等于采样时钟信号CLK_SAMPLE的频率的配置。因此，时序图120图示出全速率CDR系统的定时数据。

时序图120图示出其中在采样时钟信号CLK_SAMPLE的上升沿捕获串行数据流的数据样本并且在采样时钟信号CLK_SAMPLE的下降沿捕获串行数据流的边沿样本的配置。然而，可以采用CDR系统的其它配置，例如其中在采样时钟信号CLK_SAMPLE的下降沿捕获数据样本并且在采样时钟信号CLK_SAMPLE的上升沿捕获边沿样本的实施方式。

图8A是CDR系统130的另一实施例的示意框图。CDR系统130包括第一和第二数据采样器101a，101b、第一和第二并串行转换电路102a，102b、表决逻辑103、累加器104、第一和第二相位内插器105a，105b、可逆正交时钟信号发生器或可逆正弦整形正交时钟发生器(ISSQCG)106和反转逻辑107。CDR系统110进一步包括时钟输入终端CLK_IN、数据输入终端D_IN和数据输出终端D_OUT。

图8A的CDR系统130类似于图7A的CDR系统110，除了CDR系统130被实现为采用两个采样器和两个相位内插器的半速率配置。例如，第一数据采样器101a被配置成对同相采样时钟信号CLK_{SAMPLE_I}的上升沿和下降沿在数据输入终端D_IN上接收的串行数据流采样，以产生用于第一并串行转换电路102a的数据样本。此外，第二数据采样器101b被配置成在相位正交采样时钟信号CLK_{SAMPLE_Q}的上升沿和下降沿对串行数据流采样以产生用于第二并串行转换电路102b的边沿样本。

如图8A所示，第一相位内插器105a已经被配置成产生同相采样时钟信号CLK_{SAMPLE_I}，而且第二相位内插器105b已经被配置成产生相位正交采样时钟信号CLK_{SAMPLE_Q}。第一和第二相位内插器105a，105b可被配置成通过根据从累加器104接收的控制信息对可逆正交时钟信号发生器106产生的同相和相位正交正弦基准时钟信号CLK_I/I’,CLK_Q/Q’进行插值，来产生同相和相位正交采样时钟信号CLK_{SAMPLE_I},CLK_{SAMPLE_Q}。在具体实施方式中，第一和第二相位内插器105a，105b可保持同相和相位正交采样时钟信号CLK_{SAMPLE_I},CLK_{SAMPLE_Q}之间的相位正交关系，并且可移动采样时钟信号至锁定步骤。

图8B是图示出用于图8A的CDR系统130的时序图140的示图。时序图140包括图8A的数据输入终端D_IN上接收的串行数据流的第一曲线、图8A的同相采样时钟信号CLK_{SAMPLE_I}的第二曲线、以及图8A的相位正交采样时钟信号CLK_{SAMPLE_Q}的第三曲线。时序图140已经被注释为图示出第一数据样本131a、第二数据样本131b、第一边沿或过渡样本132a和第二过渡样本132b的采样时间。时序图140图示出全速率CDR系统的配置。

图9是图示出相位内插器200的一个实施例的电路图。相位内插器200包括第一和第二上拉电阻器202，204、第一和第二内插节点CLK_INTERP-,CLK_INTERP+、同相下拉块206、相位正交下拉块208、同相泄漏抵消块210、和相位正交泄漏抵消块212。在各种实施例中，同相泄漏抵消块210和相位正交泄漏抵消块212可省略。相位内插器200图示了根据此处的指教的差分相位内插器的一种实施方式。例如，相位内插器200可实施之前参考图7A和8A讨论的相位内插器105。

相位内插器200被配置成通过对同相正弦基准时钟信号CLK_I/I’和相位正交正弦基准时钟信号CLK_Q/Q’插值来产生采样时钟信号CLK_SAMPLE。相位内插器200可通过选择性地启动同相和相位正交下拉块206，208中的一个或多个器件来产生第一和第二内插的时钟信号CLK_INTERP-,CLK_INTERP+。例如，可根据上述表1或2并结合来自反转逻辑107(图7A)或累加器104(图7A)的控制信号来设置每个块中启动的器件数量。相位内插器200可按照任何适当方式从第一和第二内插的时钟信号CLK_INTERP-,CLK_INTERP+产生采样时钟信号CLK_SAMPLE，例如通过限制第一和第二内插的时钟信号CLK_INTERP-,CLK_INTERP+以产生适合于捕获样本的方波采样时钟信号。

每个块206、208、210、212包括多个下拉器件，每个下拉器件包括第一和第二下拉晶体管214，216、共源共栅晶体管218、和启动开关220。第一上拉电阻器202被电连接在电压源和第一内插时钟节点CLK_INTERP-之间。第二上拉电阻器204被电连接在电压源和第二内插时钟节点CLK_INTERP+之间。

块206、208、210、212中的第一下拉晶体管214的每一个包括源极、栅极和漏极。虽然所示的晶体管214是N-类型的场效应晶体管(FET)，但是本领域普通技术人员将理解的是可以使用其它类型的晶体管。每个第一下拉晶体管214的漏极被电连接至第一内插时钟节点CLK_INTERP-。每个第一下拉晶体管214的源极被电连接至第二下拉晶体管216的源极并电连接至共源共栅晶体管218的漏极。

同相下拉块206中的每个第一下拉晶体管214的栅极被电连接至第一同相正弦时钟信号CLK_I/I’+。相位正交下拉块208中的每个第一下拉晶体管214的栅极被电连接至第一相位正交正弦时钟信号CLK_Q/Q’+。同相泄漏抵消块210中的每个第一下拉晶体管214的栅极被电连接至第二同相正弦时钟信号CLK_I/I’-。相位正交泄漏抵消块212中的每个第一下拉晶体管214的栅极被电连接至第二相位正交正弦时钟信号CLK_I/I’-。

块206、208、210、212中的每个第二下拉晶体管216包括源极、栅极和漏极。虽然所示的晶体管216是N-类型的场效应晶体管(FET)，但是本领域普通技术人员将理解的是可以使用其它类型的晶体管。每个第二下拉晶体管216的漏极被电连接至第一内插时钟节点CLK_INTERP-。每个第二下拉晶体管216的源极被电连接至第一下拉晶体管214的源极并电连接至共源共栅晶体管218的漏极。

同相下拉块206中的每个第二下拉晶体管216的栅极被电连接至第二同相正弦时钟信号CLK_I/I’-。相位正交下拉块208中的每个第二下拉晶体管216的栅极被电连接至第二相位正交正弦时钟信号CLK_Q/Q’-。同相泄漏抵消块210中的每个第二下拉晶体管216的栅极被电连接至第一同相正弦时钟信号CLK_I/I’+。相位正交泄漏抵消块212中的每个第二下拉晶体管216的栅极被电连接至第一相位正交正弦时钟信号CLK_I/I’+。

块206、208、210、212中的每个共源共栅晶体管218包括源极、栅极和漏极。虽然所示的晶体管218是N-类型的场效应晶体管(FET)，但是本领域普通技术人员将理解的是可以使用其它类型的晶体管。每个共源共栅晶体管218的漏极被电连接至第一内插时钟节点CLK_INTERP-。每个共源共栅晶体管218的源极被电连接至启动开关220。每个共源共栅晶体管218的栅极被电连接至偏置电压V_Bias。

块206、208、210、212中的每个启动开关220被连接在共源共栅晶体管218和接地之间。每个启动开关220可被独立地控制来执行分内插时钟节点CLK_INTERP+,CLK_INTERP-处的插值差。在所示实施例中，同相下拉块206包括20下拉器件，相位正交下拉块208包括20下拉器件，同相泄漏抵消块210包括3下拉器件，而且相位正交泄漏抵消块212包括3下拉器件。在实施例中，包括可逆同相和相位正交时钟输入CLK_I/I’，CLK_Q/Q’的CDR系统中的相位内插器200可包括比不包括包括可逆时钟输入的CDR系统中的相位内插器更少的器件。本领域普通技术人员将理解的是块206、208、210、212可具有不同尺寸，而且在实施例中被省略。

在实施例中，同相和相位正交下拉块206，208可具有泄漏电流，即使所有启动开关220都打开。在所示实施例中，利用相对于下拉块206，208相反的极性配置泄漏抵消块210，212。由此，泄漏抵消块210，212中的一个或多个器件可被启动来抵消下拉块206，208中的泄漏电流。如上所示，在实施例中，泄漏抵消块210，212可省略。

虽然图9图示出适合于在此处描述的时钟及数据恢复系统中使用的相位内插器200的一种配置，但是可以使用相位内插器的其它实施方式。

图10是正交时钟产生的示例处理的流程图1000。虽然在此参考上述参考图1C讨论的可逆正交时钟信号发生器20以及上述参考图7A讨论的时钟及数据恢复(CDR)系统110描述了流程图1000的处理，但是本领域普通技术人员将理解的是流程图1000的处理可由此处描述的另一装置或任意其它适当装置实现。在实施例中，流程图1000中的步骤可由处理器或控制器执行。虽然在此参考具体顺序描述了流程图1000的处理，但是在各种实施例中，此处的块可按照不同顺序执行或者可省略；而且可以添加附加的块。

首先，在块1010，处理过滤同相和相位正交时钟信号以产生正弦同相和相位正交时钟信号。例如，可逆正弦整形滤波器6可从正交时钟分频器5接收同相时钟信号CLK_I和相位正交时钟信号CLK_Q。可逆正弦整形滤波器6可将同相时钟信号CLK_I和相位正交时钟信号CLK_Q过滤成正弦同相和相位正交时钟信号。同相时钟信号和相位正交时钟信号可具有相位正交的关系。

在实施例中，处理可缓存同相时钟信号以产生同相正弦基准时钟信号，并且可缓存相位正交时钟信号以产生相位正交正弦基准时钟信号。同相正弦基准时钟信号和相位正交正弦基准时钟信号具有相位正交的关系。

在实施例中，处理可根据串行数据流产生反转控制信号。例如,反转逻辑107可产生反转控制信号INV，其可包括INV_I和/或INV_Q。反转控制信号INV可基于数据采样器101采样的数据。例如，表决逻辑103和累加器104可处理采样的数据。反转逻辑107可仅仅在权值处于阈值范围内时修改反转控制信号，例如当第一或第二值或B接近或经过零值时。

接下来，在块1020，处理选择性地根据反转控制信号反转同相和相位正交时钟信号中的一个或两者。例如，可逆正弦整形滤波器6可接收同相时钟反转信号INV_I和/或相位正交时钟反转输入信号INV_Q。当同相时钟反转信号INV_I被申明时，可逆正弦整形滤波器6可反转同相时钟信号CLK_I。类似地，当相位正交时钟反转信号INV_Q被申明时，可逆正弦整形滤波器6可反转正交相位时钟信号CLK_Q。

随后，在块1030，处理根据选择性反转的正弦同相时钟信号和相位正交正弦时钟信号的加权和来产生内插的时钟信号。例如，相位内插器105可从ISSQCG106接收同相时钟信号CLK_I/I’和相位正交时钟信号CLK_Q/Q’。在实施例中,ISSQCG106可包括可逆正弦整形滤波器6。相位内插器105可根据同相时钟信号CLK_I/I’和相位正交时钟信号CLK_Q/Q’产生CLK_SAMPLE信号，如以上参考表1和2以及等式1和2讨论的那样。

在实施例中，处理可进一步根据内插的时钟信号产生采样时钟信号。处理可利用采样时钟信号来采样串行数据流。例如，数据采样器101可根据从相位内插器105接收的CLK_SAMPLE信号接收串行数据流D_IN和样本D_IN。

在实施例中，处理可进一步根据串行数据流确定一个或多个权值。例如，相位内插器105可根据同相时钟信号CLK_I/I’和相位正交时钟信号CLK_Q/Q’产生CLK_SAMPLE信号，如以上参考表1和2以及等式1和2讨论的那样。例如，表决逻辑103和累加器104可处理采样的数据。反转逻辑107可仅仅在权值处于阈值范围内（例如当第一或第二值或B接近或穿过零值）时修改反转控制信号。相位内插器105可根据来自表决逻辑103、累加器104和反转逻辑107中的任意的输出来产生CLK_SAMPLE信号。

在实施例中，同相和相位正交时钟信号、正弦同相和相位正交时钟信号、以及选择性反转的正弦同相和相位正交时钟信号是差分信号。处理可利用多相滤波器从正弦时钟信号产生同相时钟信号和相位正交时钟信号。例如，正交时钟分频器5可产生同相时钟信号CLK_I和相位正交时钟信号CLK_Q。

在实施例中，时钟输入信号可以是方波时钟输入信号或矩形波时钟输入信号中的一个。时钟输入信号可具有第一时间段，而且同相正弦时钟信号和相位正交正弦时钟信号可每个都具有大约等于第一时间段的时间段。同相正弦时钟信号和相位正交正弦时钟信号可具有大约等于第一时间段的四分之一的相差。

图11是根据本发明实施例的用于时钟信号产生的设备1100的功能框图。本领域技术人员可以理解的是用于时钟信号产生的设备可具有比图11所示的简化设备1100更多的组件。所示的用于检测时钟信号产生的设备1100包括仅仅对于描述权利要求的范围内的实施方式的一些显著特征有用的组件。时钟信号产生的设备1100包括用于过滤同相和相位正交时钟信号以产生正弦同相和相位正交时钟信号的装置1110，用于根据反转控制信号选择性反转同相和相位正交时钟信号中的一个或两者的装置1120，以及用于根据选择性反转的正弦同相时钟信号和相位正交正弦时钟信号的加权和产生内插的时钟信号的装置1130。

在实施例中，用于过滤同相和相位正交时钟信号以产生正弦同相和相位正交时钟信号的装置1110可被配置成执行以上参考块1010(图10)描述的功能中的一个或多个。在各种实施例中，用于过滤同相和相位正交时钟信号以产生正弦同相和相位正交时钟信号的装置1110可由正弦整形滤波器1(图1A–1B)、反转缓存器3(图1A–2B)、可逆正弦整形滤波器6(图1C)和ISSQCG106(图7A和8A)中的一个或多个来实现。

在实施例中，用于根据反转控制信号选择性反转同相和相位正交时钟信号中的一个或两者的装置1120可被配置成执行以上参考块1020(图10)描述的功能中的中的一个或多个。在各种实施例中，用于根据反转控制信号选择性反转同相和相位正交时钟信号中的一个或两者的装置1120可由反转缓存器3(图1A–2B)、可逆正弦整形滤波器6(图1C)和ISSQCG106(图7A和8A)中的一个或多个来实现。

在实施例中，用于根据选择性反转的正弦同相时钟信号和相位正交正弦时钟信号的加权和产生内插的时钟信号的装置1130可被配置成执行以上参考块1030(图10)描述的功能中的中的一个或多个。在各种实施例中，用于根据选择性反转的正弦同相时钟信号和相位正交正弦时钟信号的加权和产生内插的时钟信号的装置1130可由相位内插器105(图7A)和相位内插器105a–105b(图8A)中的一个或多个来实现。

前述说明和权利要求可能指的是“连接”或“耦接”在一起的元素或特征。对于此处的使用，除非进行相反的陈述，否则“连接”表示一个元素/特征直接或间接连接至另一元素/特征，而且并非必须是机械连接。类似地，除非进行相反的陈述，否则“耦接”表示一个元素/特征直接或间接连接至另一元素/特征，而且并非必须是机械连接。因此，虽然图中所示的各种示意图描绘了元素和组件的示例布置，但是附加的介入的元素、器件、特征或组件可存在于实际实施例中(假设所示电路的功能不被不利地影响)。

应用

采用上述方案的装置可实施在各种电子装置中。电子装置的示例可包括但不限于医疗成像及监控、消费电子产品、消费电子产品的部分、电子测试设备等。电子装置的示例还可包括存储芯片、存储模块、光网或其它通信网络的电路以及硬盘驱动电路。消费电子产品可包括但不限于移动电话、电话、电视机、计算机监视器、计算机、手持计算机、个人数字助理（PDA）、微波炉、冰箱、汽车、音箱系统、盒式记录器或播放器、DVD播放器、CD播放器、VCR、MP3播放器、无线电装置、摄像录像机、相机、数码相机、便携存储芯片、清洗器、干燥器、清洗器/干燥器、复印机、传真机、扫描器、多功能外围设备、腕表、时钟等。而且，电子装置可包括未完工的产品。

可通过诸如各种硬件和/或软件组件、电路和/或模块之类的能够执行操作的任意适当装置执行上述方法的各种操作。总体上，可以通过能够执行操作的相应功能装置执行图中所示的任意操作。

可利用各种不同技术和手段来表示信息和信号。例如，可在上述说明书中通篇引述的数据、指令、命令、信息、信号、位、符号、芯片可由电压、电流、电磁波、磁场或颗粒、光场或颗粒、或其任意组合来表示。

结合此处公开的实施例描述的各种所示逻辑块、模块、电路和算法步骤可被实现为电子硬件、计算机软件或两种的组合。为了清除地示例出硬件和软件的这种可互换性，各种示例组件、块、模块、电路和步骤在上文总体上按照功能进行描述。该功能是被实现为硬件还是软件，取决于具体应用和对总体系统的设计约束。可以针对每个具体应用按照变化的方式实现所述功能，但是该实施方式决定不应该被解释为对本发明实施例的范围的偏离。

结合此处公开的实施例描述的各种块、模块和电路可由设计成执行此处描述的功能的通用处理器、数字信号处理器（DSP）、专用集成电路（ASIC）、现场可编程门阵列（FPGA）或其它可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件或其任意组合来实施或执行。通用处理器可以是微处理器，但是在替换方案中，处理器可以是任意传统处理器、控制器、微处理器或状态机。处理器还可被实现为计算装置的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核、或者任意其它配置。

结合此处公开的实施例描述的方法或算法和功能的步骤可直接实体化在硬件、处理器执行的软件模块或两种的组合中。如果实现在软件中，则功能可存储在有形的、非易失性计算机可读介质上的一个或多个指令或代码中或经由其进行传输。软件模块可保持在随机访问存储器(RAM)，闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦写可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD ROM、或本领域已知的其它形式的存储介质。存储介质被耦接至处理器以使得处理器可从存储介质读取信息、向存储介质写入信息。在替换方案中，存储介质可集成至处理器。对于本文的使用，碟和盘包括紧致盘(CD)、激光盘、光盘、数字多功能盘(DVD)、软盘、蓝光盘，其中碟一般以磁形式再现数据，而盘一般以光形式再现数据。以上的组合也包括在计算机可读介质的范围内。处理器和存储介质可保持在ASIC中。ASIC可保持在用户终端中。在替换方案中，处理器和存储介质可作为分立组件保持在用户终端中。

为了总结本发明，此处已经描述了本发明的特定方面、优势和新颖特征。应该理解的是，并非可根据本发明的任意具体实施例实现所有优势。因此，可按照实现或优化此处指教的一个优势或优势组合而无需实现此处指教和建议的其它优势的方式实体化或执行本发明。

上述实施例的各种修改将变得明显，而且此处定义的总体原理可以在不脱离本发明的精神或范围的情况下应用至其它实施例。因此，本发明并非限制成本文所示的实施例，而是适合于与本文公开的原理和新颖特征一致的最宽范围。

Claims (21)

1.一种用于时钟信号产生的设备，包括：

可逆正弦整形滤波器，被配置成：

接收同相时钟信号、相位正交时钟信号、以及反转控制信号；

过滤同相和相位正交时钟信号以产生正弦同相和相位正交时钟信号；以及

根据反转控制信号来选择性地反转同相和相位正交时钟信号中的一个或两者；以及

相位内插器，被配置成产生根据选择性反转的正弦同相时钟信号和相位正交正弦时钟信号的加权和来产生内插的时钟信号，

其中同相时钟信号和相位正交时钟信号具有相位正交的关系。

2.根据权利要求1的设备，其中可逆正弦整形滤波器包括缓存器电路，所述缓存器电路被配置成缓存同相时钟信号以产生同相正弦基准时钟信号并被配置成缓存相位正交时钟信号以产生相位正交正弦基准时钟信号，其中同相正弦基准时钟信号和相位正交正弦基准时钟信号具有相位正交的关系。

3.根据权利要求1的设备，进一步包括采样器，被配置成接收串行数据流并在采样时钟信号的上升沿和采样时钟信号的下降沿中的至少一个处对串行数据流采样，其中相位内插器被配置成根据内插的时钟信号产生采样时钟信号。

4.根据权利要求3的设备，进一步包括反转逻辑电路，被配置成根据串行数据流产生反转控制信号。

5.根据权利要求4的设备，其中反转逻辑电路被配置成仅仅在相位内插器的权值处于阈值范围内时改变反转控制信号。

6.根据权利要求1的设备，其中相位内插器被进一步配置成根据串行数据流来确定一个或多个权值。

7.根据权利要求1的设备，其中同相和相位正交时钟信号、正弦同相和相位正交时钟信号、和选择性反转的正弦同相和相位正交时钟信号是差分信号。

8.根据权利要求1的设备，进一步包括多相滤波器，所述多相滤波器被配置成接收正弦时钟信号并根据正弦时钟信号产生同相时钟信号和相位正交时钟信号。

9.根据权利要求8的设备，其中时钟输入信号是方波时钟输入信号或矩形波时钟输入信号之一，其中时钟输入信号具有第一时间段，而且其中同相正弦时钟信号和相位正交正弦时钟信号中的每一个都具有大约等于第一时间段的时间段，而且其中同相正弦时钟信号和相位正交正弦时钟信号具有大约等于第一时间段的四分之一的相差。

10.根据权利要求1的设备，进一步包括调整器，所述调整器被配置成产生调整后的电压，其中调整器被配置成利用调整后的电压对可逆正弦整形滤波器的至少一部分供电。

11.一种时钟信号产生方法，所述方法包括：

对同相和相位正交时钟信号进行过滤以产生正弦同相和相位正交时钟信号；

根据反转控制信号来选择性地反转同相和相位正交时钟信号中的一个或两者；以及

根据选择性反转的正弦同相时钟信号和相位正交正弦时钟信号的加权和来产生内插的时钟信号，

其中同相时钟信号和相位正交时钟信号具有相位正交的关系。

12.根据权利要求11的方法，进一步包括：

缓存同相时钟信号以产生同相正弦基准时钟信号；以及

缓存相位正交时钟信号以产生相位正交正弦基准时钟信号，

其中同相正弦基准时钟信号和相位正交正弦基准时钟信号具有相位正交的关系。

13.根据权利要求11的方法，进一步包括根据内插的时钟信号产生采样时钟信号以及利用采样时钟信号来采样串行数据流。

14.根据权利要求13的方法，进一步包括根据串行数据流产生反转控制信号。

15.根据权利要求14的方法，进一步包括仅仅在权值处于阈值范围内时改变反转控制信号。

16.根据权利要求11的方法，进一步包括根据串行数据流确定一个或多个权值。

17.根据权利要求11的方法，其中同相和相位正交时钟信号、正弦同相和相位正交时钟信号、和选择性反转的正弦同相和相位正交时钟信号是差分信号。

18.根据权利要求11的方法，进一步包括利用多相滤波器从正弦时钟信号产生同相时钟信号和相位正交时钟信号。

19.根据权利要求18的方法，其中时钟输入信号是方波时钟输入信号或矩形波时钟输入信号之一，其中时钟输入信号具有第一时间段，而且其中同相正弦时钟信号和相位正交正弦时钟信号中的每一个都具有大约等于第一时间段的时间段，而且其中同相正弦时钟信号和相位正交正弦时钟信号具有大约等于第一时间段的四分之一的相差。

20.根据权利要求11的方法，进一步包括产生调整后的电压，进行配置以利用调整后的电压对可逆正弦整形滤波器的至少一部分供电。

21.一种用于时钟信号产生的设备，包括：

用于过滤同相和相位正交时钟信号以产生正弦同相和相位正交时钟信号的装置；

用于根据反转控制信号选择性地反转同相和相位正交时钟信号中的一个或两者的装置；以及

用于根据选择性反转的正弦同相时钟信号和相位正交正弦时钟信号的加权和来产生内插的时钟信号的装置，

其中同相时钟信号和相位正交时钟信号具有相位正交的关系。