KR100401321B1 - 클럭 앤드 데이터 리커버리 회로와 그 클럭 제어 방법 - Google Patents

클럭 앤드 데이터 리커버리 회로와 그 클럭 제어 방법 Download PDF

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Abstract

주파수 범위의 변경을 용이화하고 특성의 조정을 용이화하는 클럭 앤드 데이터 리커버리 회로 및 방법을 제공한다.
다상 클럭을 입력으로 하여 그 중에서 복수조의 클럭 쌍을 선택하여 출력하는 스위치와, 스위치로부터 출력되는 복수조의 클럭 쌍을 입력으로 하고 그 클럭 쌍의 위상차를 내분한 시간으로 지연 시간이 규정되는 신호를 출력하는 복수의 인터폴레이터를 구비한 위상 시프트 회로(101)와, 위상 시프트 회로(101)로부터 각각 출력되는 신호에 기초하여 입력 데이터를 래치하는 출력 데이터를 출력하는 복수의 래치 회로(102)와, 복수의 래치 회로의 출력을 카운트하는 카운터(103)와, 카운터의 출력을 소정 시간에 걸쳐서 평균화하는 필터(105)와, 필터의 출력을 디코드하는 디코더(106)와, 복수의 상기 래치 회로로부터 출력된 데이터와, 복수의 상기 인터폴레이터 중 소정의 인터폴레이터로부터 출력되는 클럭과의 조(組)를 입력으로 하고, 출력하는 데이터와 클럭의 쌍을 선택하는 선택 회로(104)를 구비한다.

Description

클럭 앤드 데이터 리커버리 회로와 그 클럭 제어 방법{CLOCK AND DATA RECOVERY CIRCUIT AND CLOCK CONTROL METHOD}
본 발명은 클럭 앤드 데이터 리커버리 회로 및 방법에 관한 것이다.
도 13은 종래의 클럭 앤드 데이터 리커버리 회로의 구성을 나타내는 도면이다. 기준 클럭(Ref CLK)으로부터 PLL(Phase Locked Loop : 위상 동기 루프)의 전압 제어 발진기(Voltage Controlled Oscillator: VCO)(51)에서 상호 등간격의 위상차의 다상 클럭(Multiphase Output)을 생성한다. VCO(51)는 아날로그 구성의 링 오실레이터(반전 회로를 홀수단 링형상으로 접속하여 발진기를 구성한다)로 이루어지고, 그 링 오실레이터를 구성하는 각 단의 차동 반전 회로의 출력으로부터, 등간격의 위상차의 다상 클럭이 차동으로 추출된다. 복수의 플립플롭(52)(F/F1 ∼ F/F8)은 입력 데이터 DATA를 데이터 단자에 공통으로 입력하고, VCO(51)로부터 출력되는 다상 클럭의 각 클럭을 각각 클럭 단자에 입력하고, 데이터 DATA를 클럭 신호의 상승 또는 하강 엣지에서 샘플링하여 출력하고, 복수의 플립플롭(52)(F/F1 ∼ F/F8)으로부터 각각 출력되는 출력 데이터를 입력하고, 출력 데이터의 논리치를 업, 다운으로 하여 카운트하는 카운터(53)와, 카운터(53)의 출력을 소정의 시상수에 걸쳐서 시간 평균하는 필터(55)를 구비하고, 필터(55)의 출력 전압을 전압 제어 발진기(VCO)의 제어 전압으로서 공급하고, 플립플롭(52)의 출력 중 일부 또는 전부와, VCO(51)로부터 출력되는 1상의 클럭이 데이터와 클럭으로서 출력된다. 복수의 플립플롭(52)(F/F1 ∼ F/F8)의 출력은 데이터 DATA를 조금씩 위상이 어긋난 클럭으로 샘플링한 것으로, 데이터 DATA를 기준 클럭의 주파수의 8배의 주파수로 샘플링한 샘플링 파형이 얻어지고, 출력값이 인접한 플립플롭의 출력치와 불일치가 되는 플립플롭의 클럭의 타이밍이 데이터 DATA의 천이점이 된다.
데이터의 천이점에 대하여 클럭이 지연되어 있는 경우(래치 타이밍이 지연되는 경우), 카운터(53)의 값을 업시켜서, 클럭의 위상을 앞서게 하고, 데이터의 천이점에 대하여 클럭이 앞서고 있는 경우(래치 타이밍이 앞서고 있는 경우), 카운터(53)의 값을 다운시켜서 클럭의 위상을 지연시키는 제어가 행해진다. 또,카운터(53)는 복수의 플립플롭 F/F1 ∼ F/F8 각각의 출력값이 논리 0일 때, 용량을 정전류로 충전하고, 논리 1일 때 용량을 정전류로 방전시키는 차지 펌프(CP)로 구성해도 된다.
도 13에 도시한 클럭 앤드 데이터 리커버리 회로의 예로서는, 예를 들면 문헌 1(ISSCC 1997 p.p 238-239 Alan Fiedler, "A 1.0625㎓ Tranceiver with 2x-Oversampling and Transmit Siginal Preemphasis")이 참조된다. 상기 문헌 1에 기재되는 클럭 앤드 데이터 리커버리 회로는 직렬 입력 데이터로부터 클럭과 데이터를 리커버하여 병렬 데이터로서 출력하는 리시버 회로를 구비하고, PLL(Phase Locked Loop: 위상 동기 루프)의 VCO(전압 제어 발진기)는 10 지연단(10-delay-stage)의 링 오실레이터를 구비하고, VCO의 20의 클럭 위상은 2x 오버 샘플링 클럭을 클럭과 데이터 리커버하는 리시버 회로에 제공하고 있고, 리시버 회로에서는 VCO를 입력 데이터에 로크시켜서, NRZ(Non Return to Zero) 파형의 데이터의 천이로부터 클럭을 리커버하고 있다. 또, 상기 문헌 1에 기재되는 클럭 앤드 데이터 리커버리 회로에서, 데이터 위상 검출기(data phase detector)는 복수 배치된 고속 래치와, 고속 래치 회로의 일치/불일치를 검출하는 배타적 논리 게이트로 이루어지고, 데이터 비트를 샘플링하는 래치는 VCO의 정상 클럭으로 클럭킹되고, 데이터 비트 사이의 경계(boundary)를 샘플링하는 래치는 VCO의 역상 클럭으로 클럭킹되는 구성으로 되어 있다.
도 14는 문헌 2(ISSCC 1997 p.p 332-333 S. Sidiropoulos and Mark Horowitz et al. , "A semi-digital delay locked loop with unlimited phase shiftcapability and 0.08-400㎒ operating range")에 기재되어 있는 DLL(지연 동기 루프)과 인터폴레이터와의 조합으로 이루어지는 클럭 제어 회로의 구성의 일례를 나타내는 도면이다. 도 14를 참조하면, DLL 회로(60)에 있어서, 입력 클럭에 동기한 다상 클럭 신호 P1 ∼ Pn을 출력하고, 다상 클럭 신호 P1 ∼ Pn은 스위치(20)에 입력되며, 스위치(20)로 선택된 인접하는 2개의 신호가 인터폴레이터(위상 인터폴레이터)(30)에 입력되며, 인터폴레이터(30)로 2개의 신호의 위상을 내분한 신호가 출력 OUT로부터 출력된다. 제어 회로(40)는 출력 OUT와 기준 클럭과의 위상차 검출 결과에 기초하여 인터폴레이터(30)의 내분비를 가변 제어함과 함께 스위치(20)의 전환을 제어한다.
도 14의 인터폴레이터(30)(위상 인터폴레이터)는 도 15에 도시한 바와 같은 아날로그 회로로 구성되어 있다. 도 15를 참조하면, 이 위상 인터폴레이터는 소스가 공통 접속되어 제1 정전류원 CS1에 접속되며, 게이트에 클럭 IN1, IN1B를 차동으로 받아서, 출력쌍이 각각 제1 부하의 일단(병렬 접속된 P 채널 MOS 트랜지스터 MP61, MP62의 공통 드레인)과 제2 부하의 일단(병렬 접속된 P 채널 MOS 트랜지스터 MP63, MP64의 공통 드레인)에 접속되고, 제1 차동쌍을 이루는 N 채널 MOS 트랜지스터 MN61, MN62와, 소스가 공통 접속되어 제2 정전류원 CS2에 접속되며, 게이트에 클럭 IN2, IN2B를 차동으로 받아 출력쌍이 각각 제1 부하의 일단(병렬 접속된 P 채널 MOS 트랜지스터 MP61, MP62의 공통 드레인)과 제2 부하의 일단(병렬 접속된 P 채널 MOS 트랜지스터 MP63, MP64의 공통 드레인)에 접속되고, 제2 차동쌍을 이루는 N 채널 MOS 트랜지스터 MN63, MN64를 구비하고, 제1, 제2 차동쌍의 공통 접속된 출력쌍으로부터, 2개의 입력 클럭의 웨이티드 합의 위상의 출력 OUT, OUTB를 출력한다. 이 위상 인터폴레이터에 있어서, 디지털 웨이티드 코드 ictl을 (16 비트 b[0] ∼ b[15])가 제1, 제2 정전류원 CS1, CS2에 공급되어 있고, 제1, 제2 정전류원 CS1, CS2의 전류치를 가변시켜서(16 비트 b[0] ∼ b[15]를 게이트 단자에 입력하는 N 채널 MOS 트랜지스터 MN6A1∼ MN6A15의 온, 오프로 정전류원 트랜지스터 MN6B1∼ MN6B15의 개수가 선택되어 전류치가 가변됨), 출력 클럭의 위상으로 변환하고 있다.
또한 문헌 3(ISSCC 1999 p.p 180-181 "A2BPararell 1.25Gb/s Interconnect I/O interface with Self Configurable Link and Plesiochronous Clocking")에는 위상 인터폴레이터로서, 도 16에 도시한 바와 같은 구성이 개시되고 있다. 도 16을 참조하면, 제어 신호 Ictl에 따른 출력 전류를 출력하는 전류 출력형 디지털 아날로그 변환기(DAC)와, DAC의 출력 전류를 제1 전류 미러 회로(MN74, MN75)에서 반환하고, 반환된 전류를 제2 전류 미러 회로(MP73, MP74)에서 수신하여, 그 출력 미러 전류를, 차동 클럭 입력 IN, INB를 입력으로 하는 차동쌍 회로에 대하여 공급하고, 제1 전류 미러 회로(MN74, MN75)의 제2 출력단을 이루는 정전류원 트랜지스터 MN73으로부터 차동쌍 회로에 전류를 공급하고, 차동쌍 회로의 출력으로부터는 클럭 IN을 위상 시프트한 클럭 OUT, OUTB가 출력된다. 또, 차동쌍 회로에 있어서 공통 접속된 소스가 정전류원 트랜지스터 MP73에 접속되고, 게이트에 차동 클럭 쌍 IN, INB가 입력되는 N 채널 MOS 트랜지스터 MN71, MN72와, 소스가 공통 접속되어 제2 전류 미러 회로의 출력 트랜지스터 MP74의 드레인에 접속되며, 게이트에 차동 클럭쌍 IN, INB를 입력으로 하고, 드레인이 각각 N 채널 MOS 트랜지스터 MN71, MN72의 드레인에 접속된 P 채널 MOS 트랜지스터 MP71, MP72를 구비하고, N 채널 MOS 트랜지스터 MN71, MN72의 드레인으로부터 출력 OUT, OUTB가 추출된다. N 채널 MOS 트랜지스터 MN71, MN72의 드레인과 접지 사이에는 각각 용량 C1, C2가 접속되어 있고, 또한 N 채널 MOS 트랜지스터 MN71, MN72의 드레인 사이에는, N 채널 MOS 트랜지스터 MN76, MN77이 직렬로 접속되며, N 채널 MOS 트랜지스터 MN76, MN77이 온일 때 출력 OUT, OUTB는 중간 전위 VDD로 충전된다.
도 16에 있어서, 클럭 IN이 High 레벨로 천이하면, N 채널 MOS 트랜지스터 MN71이 온이 되고, N 채널 MOS 트랜지스터 MN72가 오프가 되고, P 채널 MOS 트랜지스터 MP71이 오프가 되고, P 채널 MOS 트랜지스터 MP72가 온이 되고, 용량 C1은 방전되고 용량 C2는 충전되고 출력 OUT은 Low 레벨, 출력 OUTB는 High 레벨로 천이하고, 클럭 IN이 Low 레벨로 천이하면, MOS 트랜지스터 MN71이 오프가 되고, N 채널 MOS 트랜지스터 MN72가 온이 되고, P 채널 MOS 트랜지스터 MP72가 오프가 되고, P 채널 MOS 트랜지스터 MP71이 온이 되고, 용량 C1은 충전되고, 용량 C2는 방전되고 출력 OUT는 High 레벨, 출력 OUTB는 Low 레벨로 천이하고, 디지털 아날로그 변환기(DAC)에 공급하는 제어 신호 Ictl에 의해 클럭의 대역이 가변 제어된다.
이상, 도 13, 도 15를 참조하여 설명한 바와 같이, 상기 종래의 회로에서는 다상 클럭을 VCO 회로에서 생성하고 있고, 또한 인터폴레이터로서는 아날로그 회로로 이루어지는 위상 인터폴레이터가 이용되고 있다.
또한, 도 16에 도시한 바와 같이, 아날로그 위상 인터폴레이터의 대역 제어를 전류원에 흐르는 전류로 제어하고 있고 복수의 주파수대에 대응하기 위해서는 정전류원의 출력 전류 범위를 넓히는 등의 대책을 실시하는 것이 필요하다. 이 경우, 위상 인터폴레이터의 선형성을 보상하여 정전류원의 출력 전류 범위를 넓히는 것은, 반드시 용이하다고는 할 수 없다.
따라서, 본 발명이 해결하고자 하는 과제는 주파수 범위의 변경을 용이화하고, 특성의 조정을 용이화하는 클럭 앤드 데이터 리커버리 회로 및 방법을 제공하는 데 있다. 본 발명의 다른 과제는 데이터 및 클럭의 병렬수를 가변 자유자재로 하는 클럭 앤드 데이터 리커버리 회로 및 방법을 제공하는 데 있다.
상기 과제를 해결하기 위한 수단을 제공하는 본 발명은, 입력 데이터를 공통으로 입력으로 하는 복수의 래치 회로를 구비하고, 상기 복수의 래치 회로는 상기 복수의 래치 회로에 각각 공급되는 상호 위상이 어긋나 있는 클럭의 천이 엣지에서 상기 입력 데이터를 샘플링하여 출력하고, 상기 복수의 래치 회로의 출력으로부터 상기 입력 데이터의 천이점의 클럭에 관한 위상을 검출하여 출력하는 위상 검출 회로와, 상기 위상 검출 회로의 출력을 평활화하는 필터와, 상기 필터의 출력에 기초하여 상기 클럭의 위상을 제어하는 회로를 구비하고, 상기 입력 데이터로부터 클럭과 데이터를 복원하는 클럭 앤드 데이터 리커버리 회로에서, 상기 복수의 래치 회로에 각각 상호 위상이 어긋나 있는 클럭을 공급하는 회로가 상호 위상이 다른 복수의 클럭(「다상 클럭」 이라 함)을 입력으로 하고 상기 다상 클럭 중에서 클럭 쌍을 복수조 선택하여 출력하는 스위치와, 상기 스위치로부터 출력되는 복수조의클럭 쌍을 입력으로 하고, 그 클럭 쌍의 위상차를 내분한 시간으로 지연 시간이 규정되는 신호를 출력하는 복수의 인터폴레이터를 구비하고, 상기 각 인터폴레이터는 입력하는 클럭 쌍의 논리치에 따라 용량의 충전 패스와 방전 패스를 각각 온 및 오프시키는 회로와, 상기 용량의 단자 전압과 임계치와의 대소 관계가 반전했을 때에 출력 논리치를 가변시키는 버퍼 회로를 구비하고, 또한 상기 용량의 용량치가 제어 신호에 의해 온 및 오프되는 스위치군에 의해 가변으로 설정되는 구성으로 되어 있고, 상기 복수의 인터폴레이터로부터 출력되는 신호가 상기 복수의 래치 회로의 클럭으로서 공급되고, 상기 클럭의 위상을 제어하는 회로가 상기 필터의 출력을 디코드하는 디코더를 구비하고, 상기 디코더의 출력 신호에 기초하여 상기 스위치에서의 클럭 쌍의 선택의 전환이 제어됨과 함께, 상기 인터폴레이터의 내분비가 가변으로 설정됨으로써, 상기 복수의 래치 회로에 공급되는 클럭의 위상이 가변된다. 이하의 설명에서도 밝힌 바와 같이, 상기 과제는 본원 특허 청구 범위의 각 청구항의 발명에 의해서도 마찬가지로 하여 해결된다.
도 1은 본 발명의 일 실시예의 구성을 나타내는 도면.
도 2는 본 발명의 일 실시예의 위상 시프트 회로의 구성을 나타내는 도면.
도 3은 본 발명의 일 실시예의 위상 시프트 회로에서의 스위치의 구성을 나타내는 도면.
도 4는 본 발명의 일 실시예의 위상 시프트 회로에서의 인터폴레이터의 구성을 나타내는 도면.
도 5는 본 발명의 일 실시예의 위상 시프트 회로에서의 인터폴레이터의 동작 원리를 설명하는 타이밍 파형도.
도 6은 본 발명의 일 실시예의 위상 시프트 회로에서의 인터폴레이터의 구성의 일례를 나타내는 도면.
도 7은 본 발명의 일 실시예에 있어서 위상 시프트 회로의 입력에 다상 클럭 발생 회로의 출력을 이용한 경우의 구성의 일례를 나타내는 도면.
도 8은 본 발명의 일 실시예의 다상 클럭 발생 회로의 구성을 나타내는 도면.
도 9는 본 발명의 일 실시예에서의 다상 클럭 발생 회로를 구성하는 4상 클럭 체배 회로의 구성을 나타내는 도면.
도 10은 본 발명의 일 실시예에서의 4상 클럭 체배 회로의 타이밍 동작을 나타내는 도면.
도 11은 본 발명의 일 실시예에서의 4상 클럭 체배 회로의 인터폴레이터의 동작을 설명하는 도면.
도 12는 본 발명의 일 실시예에서의 4상 클럭 체배 회로의 인터폴레이터의 구성의 일례를 나타내는 도면.
도 13은 종래의 클럭 앤드 데이터 리커버리 회로의 구성의 일례를 나타내는 도면.
도 14는 종래의 클럭 제어 회로의 구성을 나타내는 도면.
도 15는 종래의 위상 인터폴레이터의 구성을 나타내는 도면.
도 16은 종래의 위상 인터폴레이터의 구성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 205 : 클럭
20, 110 : 스위치
30, 111 : 인터폴레이터
40 : 제어 회로
51 : VCO
52, 102 : 플립플롭
53, 103 : 업 다운 카운터
55, 105 : 필터
60 : DLL
101 : 위상 시프트 회로
104 : 셀렉터
106 : 디코더
200 : 다상 클럭 발생 회로
201 : 1/4 분주 회로
202 : 4상 클럭 체배 회로
204 : 주기 검지 회로
206 : 제어 신호
208 ∼ 215 : 타이밍차 분할 회로
216 ∼ 223 : 펄스폭 보정 회로
224 ∼ 227 : 다중화 회로
본 발명의 실시 형태에 대하여 설명한다. 본 발명의 클럭 앤드 데이터 리커버리(clock and data recovery) 회로는 그 바람직한 일 실시 형태에 있어서, 도 1 및 도 2를 참조하면, 상호 위상이 다른 복수의 클럭을 입력하고, 복수의 클럭으로부터 복수조의 클럭 쌍을 선택 출력하는 스위치(110)와, 스위치(110)로부터 출력되는 클럭 쌍을 각각 입력으로 하고 그 클럭 쌍의 위상차를 소정의 내분비로 내분한 시간으로 지연 시간이 규정되는 출력 클럭을 출력하는 인터폴레이터(111)(INT1 ∼INT8)를 복수 구비하여 이루어지는 위상 시프트 회로(101)와, 복수의 인터폴레이터로부터 출력되는 클럭(CLK1 ∼ CLK8)의 상승 또는 하강 엣지에서 입력 데이터를 샘플링하는 복수의 래치 회로(102)(F/F1 ∼ F/F8)와, 복수의 래치 회로(102)(F/F1 ∼ F/F8)의 출력이 업을 나타낼지 다운을 나타낼지로 카운트치를 업 다운하는 카운터(103)와, 카운터(103)의 출력을 시간 평균하는 필터(105)와, 필터(105)의 출력을 디코드하는 디코더(106)를 구비하고 있다. 각 부의 구성과 동작의 개략을 이하에 설명한다.
인터폴레이터(111)(INT1 ∼ INT8)는 입력하는 클럭 쌍의 값에 기초하여, 용량의 충전 패스와 방전 패스를 각각 온 및 오프시키는 회로(도 4의 지연이 가변되는 CMOS형의 인버터 INV1과 INV2)와, 상기 용량의 단자 전압과 임계치와의 대소 관계가 반전하였을 때에 출력 논리치를 가변시키는 버퍼 회로(도 4의 INV3)를 구비하고, 출력 신호의 위상이 가변으로 설정되고, 또한 용량의 용량치가 용량치 결정용 제어 신호(도 4의 Cnt[0 : 7])에 의해 온 및 오프 제어되는 스위치군(도 4의 MNA1 ∼ MNA8)에 의해 가변으로 설정되는 구성으로 되어 있고, 넓은 주파수 범위에 대응 가능하게 하고 있다.
카운터(103)는 복수의 래치 회로(F/F1 ∼ F/F8: 102)의 출력에 기초하여, 충전 패스를 온으로 하여 용량을 충전하고, 또는 방전 패스를 온으로 하여 용량의 전하를 방전하는(결과적으로 축적 전하의 가산 또는 감산을 행한다) 차지 펌프로 구성해도 되며, 혹은 업 다운 카운터, 가산기 등의 디지털 회로로 구성해도 된다. 필터(105)는 아날로그 회로의 저역 통과 필터, 혹은 디지털 필터(평균화 필터)로이루어진다.
디코더(106)로부터 출력되는 전환 신호 U에 기초하여, 스위치(110)의 클럭 쌍의 조합이 전환되며, 디코더(106)로부터 출력되는 제어 신호 S에 기초하여, 복수의 인터폴레이터(111)의 내분비가 가변으로 설정되고, 복수의 인터폴레이터(111)로부터 출력되는 클럭의 위상이 가변으로 제어된다.
본 발명의 일 실시 형태에 있어서는, 복수의 래치 회로(102)(플립플롭 F/F1 ∼ F/F8)로부터 출력되는 출력 데이터와, 위상 시프트 회로(101)로부터 출력되는 클럭(예를 들면 1상 클럭)과의 조가 셀렉터(선택 회로: 104)에 입력되며, 임의의 조가 선택 출력되며, 데이터 및 클럭 출력의 병렬수가 가변 자유자재로 되어 있다.
<실시예>
상기한 본 발명의 실시 형태에 대하여 더 상세하게 설명하기 위해서, 본 발명의 실시예에 대하여 이하에 설명한다. 도 1의 (a)는 본 발명의 일 실시예의 구성을 나타내는 도면이다. 도 1의 (a)를 참조하면, 본 발명의 클럭 앤드 데이터 리커버리 회로의 일 실시예는 8상 클럭을 입력하고, 위상을 시프트시킨 8조의 클럭을 출력하는 위상 시프트 회로(101)와, 위상 시프트 회로(101)로부터 출력되는 클럭을 클럭 입력단에 입력하고, 입력 데이터 DATA를 데이터 입력단에 입력하고, 입력 데이터 DATA를 클럭의 상승 엣지에서 샘플링하는 복수의 D형 플립플롭(102)(F/F1 ∼ F/F8)과, 복수의 D형 플립플롭(102)의 출력이 논리 0일 때 업 신호로 하고, 논리 1일 때 다운 신호로서 카운터치를 업/다운시키는 카운터(103)와, 카운터(103)의 출력을 시간 평균하는 필터(105)와, 필터(105)의 출력을 디코드하는 디코더(106)와,위상 시프트 회로(101)로부터 출력되는 1상 클럭과 복수의 D형 플립플롭(102)(F/F1 ∼ F/F8)의 출력 데이터와의 각 조를 입력하고, 선택 제어 신호에 기초하여 선택된 조(1상 클럭과 샘플링된 출력 데이터)를 병렬 출력하는 셀렉터(선택 회로: 104)를 구비하고 있다. 또, 도 1의 (a)에 있어서, 셀렉터(104)에는 복수의 D형 플립플롭(102)(F/F1 ∼ F/F8) 중, F/F1, F/F3, F/F5, F/F7의 출력이 입력되어 있지만, F/F1 ∼ F/F8 모든 출력을 입력하는 구성으로 해도 된다.
복수의 D형 플립플롭(102)(F/F1 ∼ F/F8)은 위상 시프트 회로(101)로부터 출력되는 클럭 CLK1 ∼ CLK8의 상승 엣지(또는 하강 엣지)에서 입력 데이터 DATA를 샘플링하여 출력한다(도 1의 (b) 참조). 복수의 D형 플립플롭(102)(F/F1 ∼ F/F8)의 출력(예를 들면, "00001111")으로부터는 클럭 주기의 1/8의 샘플링 주기로 입력 데이터를 샘플링한 파형 데이터가 얻어지고, 인접하는 D형 플립플롭(102)의 출력값의 변화점에서 입력 데이터가 천이하고 있다. 카운터(103)는 복수의 D형 플립플롭(102)의 출력을 카운트하고, 카운트치를 필터(105)에 의해 소정의 시상수로 평활화한 신호에 의해 복수의 D형 플립플롭(102)에 공급되는 클럭의 위상을 앞서게 할것인지 지연시킬지의 제어가 행해지며 입력 데이터 DATA에 로크한 클럭과 데이터가 출력된다.
도 2는 본 발명의 일 실시예의 위상 시프트 회로(101)의 구성을 나타내는 도면이다. 도 2를 참조하면, 위상 시프트 회로(101)는 8상 클럭(8 phase CLK)을 입력으로 하는 스위치(110)와, 스위치(110)로부터 출력되는 클럭 쌍을 입력하는 8개의 인터폴레이터(111)(INT1 ∼ INT8)를 구비하고 있다. 스위치(110)는, 예를 들면로터리 스위치로서 구성되고, 디코더 회로로부터의 출력에 기초하여 출력 클럭 쌍의 조합을 전환한다.
도 3은 도 2에 도시한 스위치(110)(로터리 스위치)와 인터폴레이터(111)의 구성의 일례를 나타내는 도면이다. 도 3을 참조하면, 이 로터리 스위치는, 8상의 클럭 P0 ∼ P7 중 홀수 위상 클럭(P0, P2, P4, P6)을 입력하여 각 인터폴레이터(111)에 선택 출력하는 제1 스위치(110-1)와, 다상 클럭 P0 ∼ Pn 중 짝수 위상 클럭(P1, P3, P5, P7)을 입력하고 각 인터폴레이터(111)에 선택 출력하는 제2 스위치(110-2)를 구비하고 있다. 초기 상태(디코더(106)에 의한 전환 제어가 행해지지 않은 상태)에 있어서, 예를 들면 인터폴레이터(1111∼ 1118)에는 제1 스위치(110-1) 및 제2 스위치(110-2)로부터 출력되는, 클럭 쌍(P0, P1), (P1, P2), (P2, P3), (P3, P4), (P4, P5), (P5, P6), (P6, P7), (P7, P0)이 각각 입력된다.
디코더(106)는 각 인터폴레이터(1111∼ 1118)에 제어 신호 S, SB를 출력함과 함께, 인터폴레이터(1111∼ 1118)의 위상차의 내분비(내분비란, 후술하는 도 4의 w:1-w)가 상한 또는 하한에 달한 경우에 있어서, 더 위상을 앞서게 하거나 지연시킬 필요가 있는 경우에는 해당 인터폴레이터(1111∼ 1118)에 공급하는 클럭 쌍의 조합을 전환하기 위한 전환 신호 U를 스위치(110-1, 110-2)에 출력한다. 예를 들면 인터폴레이터(1111∼ 1118)에 클럭 쌍의 조합 (P0, P1), (P1, P2), (P2, P3), (P3, P4), (P5, P6), (P6, P7), (P7, P0)이 공급되어 있는 경우, 클럭 쌍의 조합을전환하여 클럭의 위상을 지연시키는 경우, 인터폴레이터(1111∼ 1118)에 (P1, P2), (P2, P3), (P3, P4), (P5, P6), (P6, P7), (P7, P0), (P0, P1)을 공급하도록 전환한다. 스위치(110)는 클럭 쌍의 조합을 회전(rotate)시키므로 「로터리 스위치」라고 한다.
도 4는 도 2에 도시한 인터폴레이터(111)의 구성을 나타내는 도면이다. 도 5는 도 4의 인터폴레이터의 동작을 나타내는 도면이다. 도 4 및 도 5를 참조하면, 이 인터폴레이터는 제1 입력 IN1과, 제2 입력 IN2의 위상차가 T인 경우, 2개의 입력에 lN1을 입력한 지연 시간의 출력 신호 OUT1과 2개의 입력에 IN2를 입력한 지연 시간의 출력 신호 OUT2의 사이를 w:1-w로 내분한 시간으로 규정되는 지연 시간의 출력 OUT가 출력된다. 인터폴레이터는 입력 IN1, 입력 IN2를 받아 지연 시간이 가변되는 CMOS형의 인버터 INV1, INV2와, 인버터 INV1, INV2의 출력의 공통 접속점(노드 N1)을 입력하는 인버터(3)와, 노드 N1과 접지 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터(MNA1 ∼ MNA8)와 용량(C0 ∼ C7)을 구비하고, N 채널 MOS 트랜지스터(MNA1 ∼ MNA8)의 게이트에 입력되는 제어 신호 Cnt[0 : 7]에 의해, N 채널 MOS 트랜지스터(MNA1 ∼ MNA8)가 온, 오프되고, 노드 N1에 부가되는 용량치가 결정된다. 또, 용량 C0 ∼ C7의 용량치는 C0을 기준으로, 예를 들면 2배, 4배, 8배, 16배로 2누승 등으로 설정해도 된다. 이 경우, N 채널 MOS 트랜지스터(MNA1 ∼ MNA8)의 W/L비(게이트 폭)도, 대응하는 용량의 용량치에 따른 사이즈로 된다.
제어 신호 Cnt[0 : 7]은 클럭 신호의 주파수를 검지하는 주파수 검지 회로로부터의 출력으로 설정해도 되며, 혹은 어플리케이션에 따라 레지스터, 딥 스위치 등을 원하는 값으로 설정함으로써, 제어 신호 Cnt[0 : 7]을 결정해도 된다. 제어 신호 Cnt[0 : 7]에 의해 노드 N1에 부가되는 용량치를 가변시키는 것으로, 대응 가능한 주파수 범위를 확대할 수 있다.
도 6은 도 2에 도시한 인터폴레이터(111)의 트랜지스터 레벨에서의 구체적 구성의 일례를 나타내는 도면이다. 도 6을 참조하면, 이 인터폴레이터는 전원 VDD와 내부 노드 N51 사이에 접속되며, 입력 IN1과 IN2를 입력으로 하는 논리합 회로 OR51로부터의 출력 신호가 Low일 때, 온되는 P 채널 MOS 트랜지스터 MP51을 구비하고, 내부 노드 N51과 접지 사이에는 N 채널 MOS 트랜지스터와 용량의 직렬 회로가 복수개 병렬로 접속되어 있고(MN51과 C1, …, MN58과 C8), 내부 노드 N51이 입력단에 접속되며, 출력단으로부터 출력 신호 OUT가 추출되는 인버터 INV51을 구비하고 있다. N 채널 MOS 트랜지스터 MN51 ∼ MN58의 게이트에 접속되는 제어 신호 Cnt[0 : 7]은 클럭 신호의 주파수를 검지하는 주파수 검지 회로(도시 생략)로부터의 출력으로 설정해도 되며 혹은 어플리케이션에 따라 레지스터, 딥 스위치 등을 원하는 값으로 설정함으로써, 제어 신호 Cnt[0 : 7]을 결정해도 된다. 제어 신호 Cnt[0 : 7]에 의해, 노드 N51에 부가되는 용량치를 가변시키는 것으로, 대응 가능한 주파수 범위를 확대할 수 있다.
내부 노드 N51에 드레인이 접속되며 서로 병렬로 접속된 2N개의 N 채널 MOS 트랜지스터 MN11 ∼ MN1N, MN21 ∼ MN2N과, 2N개의 N 채널 MOS 트랜지스터 MN11 ∼ MN1N, MN21 ∼ MN2N의 소스에 드레인이 각각 접속되며, 소스가 접지에 접속된 2N개의 N 채널 MOS 트랜지스터 MN31 ∼ MN3N, MN41 ∼ MN1N을 구비하고, 2N개의 N 채널 MOS 트랜지스터 중 한쪽측 절반의, N개의 N 채널 MOS 트랜지스터 MN11 ∼ MN1N의 게이트에는, 입력 신호 IN1이 공통으로 접속되며, 2N개의 N 채널 MOS 트랜지스터 중 나머지 절반의, N개의 N 채널 MOS 트랜지스터 MN21 ∼ MN2N의 게이트에는 입력 신호 IN2가 공통으로 접속되어 있다.
N 채널 MOS 트랜지스터 MN31 ∼ MN3N, MN41 ∼ MN4N의 게이트에 입력되는 제어 신호(N 비트 제어 코드) S[0] ∼ S[N-1], 제어 신호(N 비트 제어 코드) SB[0] ∼ SB[N-1]에 의해, N 채널 MOS 트랜지스터 MN31 ∼ MN3N과 N 채널 MOS 트랜지스터 MN41 ∼ MN4N 중 소정 개수가 온이 된다. N 비트의 제어 신호 S[0 : N-1], SB[0 : N-1]은 디코더(106)로부터 입력되고, SB[0] ∼ SB[N-1]은 S[0] ∼ S[N-1]을 각각 인버터(도 3의 인버터 INV)에서 반전된 상보 신호로 제공된다.
도 6을 참조하여, 이 인터폴레이터의 동작에 대하여 설명한다. 입력 IN1, IN2가 Low 레벨일 때 OR 회로(51)의 출력을 게이트에 입력으로 하는 P 채널 MOS 트랜지스터 MP51은 온이 되고, 전원으로부터의 전류로 용량 C(용량치는 용량 C1 ∼ C8 중 제어 신호 Cnt로 온으로 설정되어 있는 N 채널 MOS 트랜지스터 MN51 ∼ MN58에 접속하는 용량의 합성 용량치)를 충전한다.
그리고, 입력 IN1에 인가되는 신호가 Low 레벨로부터 High 레벨로의 상승 천이 시에 N 채널 MOS 트랜지스터 MN11 ∼ MN1N이 온이 되고, 드레인이 N 채널 MOS 트랜지스터 MN11 ∼ MN1N의 소스에 접속되며, 소스가 접지에 접속되어 게이트에 제어 신호 S[0] ∼ S[N-1]이 각각 입력되는 N 채널 MOS 트랜지스터 MN31 ∼ MN3N 중제어 신호로 온으로 되어 있는 n개의 N 채널 MOS 트랜지스터의 패스를 통해 용량 C의 축적 전하가 일부 방전된다.
입력 IN1의 상승 천이로부터 지연되어 입력 IN2가 Low 레벨로부터 High 레벨로의 상승 시에, N 채널 MOS 트랜지스터 MN21 ∼ MN2N이 온이 되고, 드레인이 N 채널 MOS 트랜지스터 MN21 ∼ MN2N의 소스에 접속되며, 소스가 접지에 접속되며, 게이트에 제어 신호 SB[0] ∼ SB[N-1]이 입력되는 N 채널 MOS 트랜지스터 MN41 ∼ MN4N 중, 제어 신호로 온으로 되어 있는 (N-n)개의 N 채널 MOS 트랜지스터의 패스를 통해 용량 C의 축적 전하가 방전된다.
용량 C의 단자 전압을 입력하는 인버터 INV51의 출력이 High 레벨로 반전하기까지 방전되는 전하를 CV로 하면, 입력 IN1이 High 레벨로 천이하고나서 위상차(T) 동안에, 전류 nI로 방전하고, 이어서 입력 IN2가 High 레벨로 천이하고, n개의 N 채널 NMOS 트랜지스터 MN11 ∼ MN1n과, (N-n)개의 N 채널 MOS 트랜지스터 MN21 ∼ MN2(N-n)의 합계 N개의 N 채널 MOS 트랜지스터의 드레인 전류 NI로 방전되고, 입력 IN2의 Low에서 High 레벨로의 상승으로부터 출력 OUT의 상승까지의 지연 시간은,
로 표현되고, 입력 IN1과 IN2의 위상차 T의 N 분할을 단위로 하여 지연 시간을 가변할 수 있다.
본 발명에 있어서, 다상 클럭은 PLL의 전압 제어 발진기(VCO)로부터 생성해도 된다. 이 경우, VCO의 링 오실레이터의 소정의 단(段)의 반전 회로로부터 클럭이 추출된다. 혹은 다상 클럭은 다상 클럭 체배 회로에서 생성해도 된다.
도 7은 위상 시프트 회로(101)에 공급하는 다상 클럭을, 체배용 인터폴레이터(다상 클럭 체배 회로)를 이용한 다상 클럭 발생 회로(200)를 이용하여 생성하는 구성을 나타낸 것이다. 도 1의 위상 시프트 회로(101)는 다상 클럭 발생 회로(200)와, 로터리 스위치(110)로 구성되어 있고, 인터폴레이터(1111∼ 111n)로부터 출력되는 클럭 CLK1 ∼ CLKn(단, n은 8)은 도 1의 D형 플립플롭(102)(F/F1 ∼ F/F8)의 클럭 입력단에 각각 공급된다. 도 7에 있어서, 클럭 1로서는 수정 발진 회로 등의 클럭 생성 회로로부터 생성된 기준 클럭이 이용된다.
도 8은 도 7의 다상 클럭 발생 회로(200)로서의 구성의 일례로서 4상 클럭을 생성하는 4상 클럭 체배 회로의 구성의 구체예를 나타내는 도면이다. 도 8에 도시한 바와 같이, 이 4상 클럭 체배 회로는 입력 클럭(205)을 4 분주하여 4상 클럭 Q1 ∼ Q4를 출력하는 1/4 분주기(201)와, n단 종속 접속된 4상 클럭 체배 회로(MPFD(multiphase frequency doubler: 다상 배주 회로)라고도 한다)(2021∼ 202n)와, 주기 검지 회로(204)를 구비한다. 최종 단의 4상 클럭 체배 회로(202n)로부터는 2n 체배된 4상 클럭 Qn1 ∼ Qn4가 출력된다. 또, 4상 클럭 체배 회로의 단수 n은 임의이다. 이 4상 클럭 체배 회로의 동작의 개략을 설명하면, 4상의 클럭을 각 4상 클럭 체배 회로(202)에서 8상으로 한 후, 4상으로 되돌리는 것으로, 연속적으로 체배를 행한다. 또, 최종 단의 4상 클럭 체배 회로(202n)로부터 생성된 8상의 클럭(도 10의 P21 ∼ P28)을 그대로 출력하는 구성으로 해도 된다. 상세를 이하에 설명한다.
도 9는 도 8에 도시한 다상 클럭 체배 회로를 4상 클럭 체배 회로로 한 경우의, 4상 클럭 체배 회로(202n)의 구성의 일례를 나타내는 도면이다. 또, 도 8에 도시한 4상 클럭 체배 회로(2021∼ 202n)는 모두 동일 구성이 된다.
도 9의 (a)를 참조하면, 이 4상 클럭 체배 회로(202n)는 8조의 타이밍차 분할 회로(208 ∼ 215)와, 8개의 펄스 보정 회로(216 ∼ 223)와, 4조의 다중화 회로(224 ∼ 227)로 구성되어 있다. 즉, 4상의 클럭(Q(n-1)1 ∼ Q(n-1)4)을 입력하고, 2개의 입력의 타이밍차를 분할한 신호를 출력하는 8개의 타이밍차 분할 회로(208 ∼ 215)를 구비하고, 홀수번째의 타이밍차 분할 회로(208, 210, 212, 214)는 2개의 입력으로서 n상의 클럭 중 동일 클럭(Q(n-1)1과 Q(n-1)1, Q(n-1)2와 Q(n-1)2, Q(n-1)3과 Q(n-1)3, Q(n-1)4와 Q(n-1)4)을 각각 입력으로 하고, 짝수번째의 타이밍차 분할 회로(209, 211, 213, 215)는 n상의 클럭 중 인접하는 클럭 쌍(Q(n-1)1과 Q(n-1)2, Q(n-1)2와 Q(n-1)3, Q(n-1)3과 Q(n-1)4, Q(n-1)4와 Q(n-1)1)을 입력으로 하고 있다.
J번째(단, 1≤J≤8)의 펄스폭 보정 회로는 J번째의 타이밍차 분할 회로의 출력을 제1 입력으로 하고, ((J+2) mod n)번째(단, (J+2) mod n은 (J+2)를 n으로 나눈 나머지)의 타이밍차 분할 회로의 출력을 제2 입력으로 하고, K번째(단,1≤K≤4)의 다중화 회로는 K번째의 펄스폭 보정 회로의 출력과 (K+n)번째의 펄스폭 보정 회로의 출력을 입력으로 한다. 도 9의 (b)는 펄스폭 보정 회로의 구성을 나타내는 도면이고, 제2 입력 T23을 인버터 INV에서 반전한 신호와, 제1 입력 T21을 입력으로 하는 NAND 회로로 이루어진다. 도 9의 (c)는 다중화 회로의 구성을 나타내는 도면이고, 2 입력 NAND 회로로 이루어진다.
도 10은 도 9에 도시한 4상 클럭 체배 회로(202)의 타이밍 동작을 나타내는 신호 파형 도면이다. 클럭 T21의 상승은 클럭 Q(n-1)1의 상승으로부터 타이밍차 분할 회로(208)의 내부 지연분의 지연으로 결정되고, 클럭 T22의 상승은 클럭 Q(n-1)1의 상승과 클럭 Q(n-1)2의 상승 타이밍의 타이밍차 분할 회로(209)에서의 타이밍 분할과 내부 지연분의 지연으로 결정되고, 클럭 T23의 상승은 클럭 Q(n-1)1의 상승과 클럭 Q(n-1)2의 상승 타이밍의 타이밍차 분할 회로(210)에서의 타이밍 분할과 내부 지연분의 지연으로 결정되고, 이하 마찬가지로 하여 클럭 T26의 상승은 클럭 Q(n-1)3의 상승과 클럭 Q(n-1)4의 상승 타이밍의 타이밍차 분할 회로(213)에서의 타이밍 분할과 내부 지연분의 지연으로 결정되고, 클럭 T27의 상승은 클럭 Q(n-1)4의 상승 타이밍의 타이밍차 분할 회로(214)에서의 내부 지연분의 지연으로 결정되고, 클럭 T28의 상승은 클럭 Q(n-1)4의 상승과 클럭 Q(n-1)1의 상승 타이밍의 타이밍차 분할 회로(215)에서의 타이밍 분할과 내부 지연분의 지연으로 결정된다.
타이밍차 분할 회로(208, 210)로부터 출력되는 클럭 T21과 T23은 펄스폭 보정 회로(216)에 입력되며, 펄스폭 보정 회로(216)에서는 클럭 T21로 결정되는 하강 엣지, 클럭 T23으로 결정되는 상승 엣지를 갖는 펄스 P21을 출력한다. 마찬가지의수순으로, 펄스 P22 ∼ P28이 생성되며, 클럭 P21 ∼ P28은 위상이 45도씩 어긋난 듀티 25%의 8상의 펄스군이 된다. 이 클럭 P21과 위상이 180도 어긋난 클럭 P25는 다중화 회로(224)에서 다중화 반전되고, 듀티 25%의 클럭 Qn1로서 출력된다. 마찬가지로 하여, 클럭 Qn2 ∼ Qn4가 생성된다. 클럭 Qn1 ∼ Qn4는 위상이 90도씩 어긋난 듀티 50%의 4상의 펄스군이 되며, 클럭 Qn1 ∼ Qn4의 주기는 클럭 Q(n-1)1 ∼ Q(n-1)4로부터 클럭 Qn1 ∼ Qn4를 생성하는 과정에서 주파수가 2배로 체배된다.
즉, 4상의 클럭 Q(n-1)1 ∼ Q(n-1)4로부터 8상 클럭 P21 ∼ P28을 생성하고, 배주의 4상 클럭 Qn1 ∼ Qn4를 생성하고 있다. 또, 최종 단의 4상 클럭 체배 회로(202n)로부터 (도 8 참조)에 있어서, 8상 클럭 P21 ∼ P28을 출력하는 구성으로 해도 된다.
도 11은 도 9에 도시한 타이밍차 분할 회로(208, 209)의 동작 원리를 모식적으로 나타내는 도면으로, 동일한 신호를 입력으로 하는 타이밍차 분할 회로(208, 210, 212, 214)(homo)에서는 고유의 지연 시간으로 출력 신호를 출력하고, 위상차 T의 임의의 2 입력을 입력으로 하는 타이밍차 분할 회로(209, 211, 213, 215)(hetero)는 타이밍차 분할 회로의 고유 지연 시간으로, 위상차 T를 2등분한 시간 T/2(위상차 T를 등분한 시간)를 가산한 지연 시간으로 천이하는 신호를 출력한다.
도 12는 도 9에 도시한 타이밍차 분할 회로(208, 209)의 구성의 일례를 나타낸 도면이다. 타이밍차 분할 회로(208)에서는 2개의 입력 IN1, IN2에 동일 신호가입력되며, 타이밍차 분할 회로(209)에서는 인접하는 2개의 신호가 입력되어 있다. 즉, 타이밍차 분할 회로(208)에서는 동일 입력 Q(n-1)1이 입력단 IN1, IN2에 입력되며, 타이밍차 분할 회로(209)에서는 Q(n-1)1과 Q(n-1)2가 입력단 IN1, IN2에 입력되어 있다. 전원 VDD에 소스가 접속되며 드레인이 내부 노드 N1에 접속된 P 채널 MOS 트랜지스터 MP01과, 입력 신호 IN1, IN2를 입력하고, 출력이 P 채널 MOS 트랜지스터 MP01의 게이트에 접속된 OR 회로 OR1과, 내부 노드 N1에 드레인이 접속되고, 소스가 정전류원 I0을 통하여 접지에 접속되고, 게이트에 입력 신호 IN1, IN2가 접속된 N 채널 MOS 트랜지스터 MN01, MN02를 구비하고, 내부 노드 N1은 인버터 INV01의 입력단에 접속되고, 내부 노드 N1과 접지 사이에는 N 채널 MOS 트랜지스터 MN11과 용량 CAP11을 직렬 접속한 회로, N 채널 MOS 트랜지스터 MN12와 용량 CAP12를 직렬 접속한 회로, …, N 채널 MOS 트랜지스터 MN15와 용량 CAP15를 직렬 접속한 회로가 병렬로 접속되고, 각 N 채널 MOS 트랜지스터 MN11, MN12, …, MN15의 게이트에는 입력 클럭의 주기를 검지하는 주기 검지 회로(204)로부터의 5 비트 폭의 제어 신호(206)가 각각 접속되어 온·오프 제어된다. N 채널 MOS 트랜지스터 MN11, MN12, MN13, MN14, MN15의 게이트 폭과 용량 CAP11, CAP12, CAP13, CAP14, CAP15는 그 사이즈비가, 예를 들면 16 : 8 : 4 : 2 : 1로 되어 있고, 주기 검지 회로(204)(도 8 참조)로부터 출력되는 제어 신호(206)에 기초하여 공통 노드에 접속되는 부하를 32 단계로 조정함으로써 클럭 주기가 설정된다.
타이밍차 분할 회로(208)에 대해서는 2개의 입력 IN1, IN2에 공통 입력되는클럭 Q(n-1)1의 상승 엣지에 의해 노드 N1의 전하가 2개의 N 채널 MOS 트랜지스터 MN01, MN02을 통해 방전되어, 노드 N1의 전위가 인버터 INV01의 임계치에 도달한 시점에서 인버터 INV01의 출력인 클럭 T21이 상승한다. 인버터 INV01의 임계치에 도달한 시점까지 방전할 필요가 있는 노드 N1의 전하를 CV(단, C는 용량치, V는 전압)로 하고, N 채널 MOS 트랜지스터에 의한 방전 전류를 I로 하면, 클럭 Q(n-1)1의 상승으로부터, CV의 전하량을 전류치 2I의 정전류로 방전하게 되고, 그 결과 시간 CV/2I가 클럭 Q(n-1)1의 상승 엣지로부터 클럭 T21의 상승까지의 타이밍차(전반 지연 시간)를 나타내고 있다.
클럭 Q(n-1)1이 Low 레벨일 때, P 채널 MOS 트랜지스터 MP01이 온이 되고, 노드 N1이 High로 충전되고, 인버터 INV01의 출력 클럭 T21은 Low 레벨이 된다.
타이밍차 분할 회로(209)에 대해서는 클럭 Q(n-1)1의 상승 엣지로부터 시간 tCKn(=다상 클럭 주기) 후의 기간, 노드 N1의 전하가 방전되며, 시간 tCKn 후, 클럭 Q(n-1)2의 상승 엣지로부터 노드 N1의 전위가 인버터 INV01의 임계치에 도달한 시점에서, 클럭 T22의 엣지가 상승한다. 노드 N1의 전하를 CV로 하고, NMOS 트랜지스터의 방전 전류를 I로 하면, 클럭 Q(n-1)1의 상승으로부터, CV의 전하량을 tCKn의 기간, 정전류 I로 방전하고, 남은 기간을 정전류 2I로 방전한 결과, 시간,
가 클럭 Q(n-1)1의 상승 엣지로부터 클럭 T22의 상승 엣지의 타이밍차를 나타내고 있다.
즉, 클럭 T22와 클럭 T21의 상승 타이밍차는 tCKn/2가 된다.
클럭 Q(n-1)1과 Q(n-l)2가 모두 Low 레벨이 되며, 노드 N1이 P 채널 MOS 트랜지스터 MP01을 통하여 전원으로부터 High 레벨로 충전된 경우, 클럭 T22가 하강한다. 클럭 T22 ∼ T28에 대해서도 마찬가지로 되어, 클럭 T21 ∼ T28의 상승 타이밍차는 각각 tCKn/2가 된다.
펄스폭 보정 회로(216 ∼ 223)는 위상이 45도씩 어긋난 듀티 25%의 8상의 펄스군 P21 ∼ P28을 생성한다(도 9, 도 10 참조).
다중화 회로(224 ∼ 227)는 위상이 90도씩 어긋난 듀티 50%의 4상의 펄스군 Qn1 ∼ Qn4를 생성한다(도 9, 도 10 참조).
도 12에 도시한 타이밍차 분할 회로는 사용되는 어플리케이션에 따라 적절하게 변형된다. 예를 들면, P 채널 MOS 트랜지스터 MP01의 게이트에 제1, 제2 입력 신호 IN1, IN2를 입력으로 하는 부정 논리곱 회로(NAND)의 출력 신호를 입력하고, 제1 입력 신호 IN1, 제2 입력 신호 IN2를 인버터에서 각각 반전한 신호를 N 채널 MOS 트랜지스터 MN01, MN02의 게이트에 입력하는 구성으로 해도 된다. 이 경우, 제1, 제2 입력 신호 IN1, IN2가 High 레벨일 때, P 채널 MOS 트랜지스터 MP01이 온이 되고(도통) 내부 노드 N1이 충전되며, 인버터 INV01의 출력은 Low 레벨이 되어, 제1, 제2 입력 신호 IN1, IN2의 한쪽 또는 양쪽이 Low 레벨일 때, P 채널 MOS 트랜지스터 MP01이 오프가 되고 P 채널 MOS 트랜지스터 MN01과 MN02의 한쪽 또는 양쪽이 온이 되고, 내부 노드 N1이 방전되며, 내부 노드 N1의 전압이 인버터 INV01의임계치 이하로 내려 간 경우, 인버터 INV01의 출력은 상승 High 레벨이 된다.
이상 설명한 바와 같이, 본 발명에 따르면 종래의 회로에 비교하여, 주파수 범위의 변경을 용이화하고, 특성의 조정을 용이화한다는 효과를 발휘한다. 그 이유는, 본 발명에서는 다상 클럭의 위상을 시프트시켜서 출력하는 위상 시프트 회로를 구성하는 인터폴레이터의 내부 노드에 부가되는 용량치를 가변시킴으로써 주파수의 변경에 대응 가능하게 하고 있기 때문이다.
또한, 본 발명에 따르면, 선택 회로를 설치하고 클럭 앤드 데이터 리커버리 회로의 병렬수를 가변으로 전환할 수 있다는 이점도 갖는다.

Claims (16)

  1. 입력 데이터를 공통의 입력으로 하는 복수의 래치 회로를 구비하고, 상기 복수의 래치 회로는, 상기 복수의 래치 회로에 각각 공급되는 상호 위상이 어긋나 있는 클럭의 천이 엣지에서 상기 입력 데이터를 샘플링하여 출력하고, 상기 복수의 래치 회로의 출력으로부터 상기 입력 데이터의 천이점의 클럭에 관한 위상을 검출하여 출력하는 위상 검출 회로와, 상기 위상 검출 회로의 출력을 평활화하는 필터와, 상기 필터의 출력에 기초하여 상기 클럭의 위상을 제어하는 회로를 구비하고, 입력 데이터에 기초하여 클럭 및 데이터를 복원(리커버)하는 클럭 앤드 데이터 리커버리 회로에 있어서,
    상기 복수의 래치 회로에 각각 상호 위상이 어긋나 있는 클럭을 공급하는 회로가, 상호 위상이 다른 복수의 클럭(「다상 클럭」이라 함)을 입력으로 하여 상기 다상 클럭 중에서 클럭 쌍을 복수조 선택하여 출력하는 스위치와,
    상기 스위치로부터 출력되는 복수조의 클럭 쌍을 입력으로 하여 그 클럭 쌍의 위상차를 내분한 시간으로 지연 시간이 규정되는 신호를 출력하는 복수의 인터폴레이터를 구비하고,
    상기 각 인터폴레이터는, 입력하는 클럭 쌍의 논리치에 따라, 용량의 충전 패스와 방전 패스를 각각 온 및 오프시키는 회로와, 상기 용량의 단자 전압과 임계치의 대소 관계가 반전했을 때에 출력 논리치를 가변시키는 버퍼 회로를 구비하고, 또한 상기 용량의 용량치가 용량치 결정용 제어 신호에 의해 온 및 오프되는 스위치군에 의해 가변으로 설정되는 구성이 되고 있고, 상기 복수의 인터폴레이터로부터 출력되는 신호가 상기 복수의 래치 회로의 클럭으로서 공급되고,
    상기 클럭의 위상을 제어하는 회로가 상기 필터의 출력을 디코드하는 디코더를 구비하고,
    상기 디코더로부터의 출력 신호에 기초하여 상기 스위치에서의 클럭 쌍의 선택의 전환이 제어됨과 함께, 상기 복수의 인터폴레이터의 내분비가 가변으로 설정되어, 상기 복수의 래치 회로에 각각 공급되는 클럭의 위상을 앞서게 하거나 지연시키는 제어가 행해지는 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로.
  2. 제1항에 있어서,
    상기 복수의 래치 회로의 출력 중 전부 또는 일부를 입력하고, 출력 데이터로서 출력하는 것을 선택하는 선택 회로를 더 구비한 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로.
  3. 상호 위상이 다른 복수의 클럭(「다상 클럭」이라 함)을 입력으로 하여 그 중에서 복수조의 클럭 쌍을 선택하여 출력하는 스위치와,
    상기 스위치로부터 출력되는 복수조의 클럭 쌍을 입력으로 하여 그 클럭 쌍의 위상차를 내분한 시간으로 지연 시간이 규정되는 신호를 출력하는 복수의 인터폴레이터와,
    복수의 상기 인터폴레이터로부터 각각 출력되는 신호에 기초하여 입력 데이터를 래치하는 복수의 래치 회로와,
    상기 복수의 래치 회로의 출력 논리치에 기초하여 출력값을 증가 또는 감소시키는 계수 회로와,
    상기 계수 회로의 출력을 소정의 시간에 걸쳐서 평균화하는 필터와,
    상기 필터의 출력을 디코드하는 디코더와,
    복수의 상기 래치 회로로부터 출력된 데이터와, 복수의 상기 인터폴레이터 중 소정의 인터폴레이터로부터 출력되는 클럭과의 조를 입력으로 하여, 출력하는 데이터를 선택하여 상기 클럭과 함께 출력하여, 출력 데이터와 클럭의 조의 병렬 수를 가변시키는 선택 회로
    를 구비하고,
    상기 디코더로부터의 출력 신호에 기초하여 상기 스위치에서의 클럭 쌍의 선택의 전환이 제어됨과 함께, 상기 복수의 인터폴레이터의 내분비가 가변으로 설정되는 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로.
  4. 제3항에 있어서,
    상기 계수 회로가, 상기 래치 회로의 출력의 제1 및 제2 논리치를 업 신호 및 다운 신호로 하여, 업 신호로 용량을 충전하고, 다운 신호로 상기 용량을 방전하는 차지펌프 회로로 구성되어 있고, 상기 차지펌프 회로의 출력 전압이 상기 필터에 입력되는 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로.
  5. 제3항에 있어서,
    상기 계수 회로가 업 다운 카운터로 구성되고, 상기 계수 회로의 디지털 출력이 디지털 필터 구성의 상기 필터에 입력되는 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로.
  6. 상호 위상이 다른 복수의 클럭(「다상 클럭」이라 함)을 입력하고, 주어진 전환 신호에 기초하여 상기 다상 클럭으로부터 복수의 클럭 쌍을 선택 출력하는 스위치와,
    상기 스위치로부터 출력되는 클럭 쌍을 각각 입력으로 하고, 상기 클럭 쌍의 위상차를, 제공된 제어 신호로 설정되는 내부비로 내분한 시간으로 지연 시간이 규정되는 출력 클럭을 출력하는 인터폴레이터를 복수 구비하여 이루어지는 위상 시프트 회로와,
    상기 복수의 인터폴레이터로부터 각각 출력되는 클럭으로 입력 데이터를 각각 샘플링하여 출력하는 복수의 플립플롭과,
    상기 복수의 플립플롭의 복수의 출력을 입력으로 하고, 상기 각 출력의 논리치에 따라 업 카운트 또는 다운 카운트하는 카운터와,
    상기 카운터의 카운트 출력의 시간 평균을 취하는 필터와,
    상기 필터의 출력을 디코드하는 디코더
    를 구비하고,
    상기 디코더는 상기 필터의 출력의 디코드 결과에 기초하여 상기 스위치에서의 클럭 쌍의 조합을 전환하는 전환 신호를 출력함과 함께, 상기 복수의 인터폴레이터에서의 내분비를 가변시키는 제어 신호를 출력하고,
    상기 복수의 플립플롭의 출력의 일부 또는 전부와, 상기 제1 인터폴레이터로부터 출력되는 클럭과의 조(組)를 입력하고, 출력 데이터와 클럭의 조의 병렬수를 선택 자유자재로 하는 선택 회로
    를 구비하는 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로.
  7. 제6항에 있어서,
    상기 복수의 플립플롭의 출력을 카운트하는 카운터를, 상기 복수의 플립플롭 회로의 각 출력의 제1 및 제2 논리치를 업 신호 및 다운 신호로서, 업 신호로 용량을 충전하고, 다운 신호로 용량의 전하를 방전하는 차지 펌프 회로로 구성하고, 상기 차지 펌프 회로의 출력이 상기 필터에 입력되는 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로.
  8. 제6항에 있어서,
    상기 인터폴레이터가, 입력하는 클럭 쌍의 값에 기초하여, 용량의 충전 패스와 방전 패스를 각각 온 및 오프시키는 회로와, 상기 용량의 단자 전압과 임계치와의 대소 관계가 반전했을 때에 출력 논리치를 가변시키는 버퍼 회로를 구비하고, 상기 용량의 용량치가 용량치 결정용 제어 신호에 의해 온 및 오프되는 스위치군에 의해 가변으로 설정되는 구성으로 되어 있는 것을 특징으로 하는 클럭 앤드 데이터리커버리 회로.
  9. 제6항에 있어서,
    상기 각 인터폴레이터가, 제1 입력단과 제2 입력단으로부터의 제1, 제2 입력 신호를 입력으로 하는 논리 회로와,
    제1 전원과 내부 노드 간에 삽입되어 상기 논리 회로의 출력이 제1 논리치일 때에 온이 되는 스위치와,
    상기 내부 노드가 입력단에 접속되며 상기 내부 노드 전위와 임계치와의 대소 관계가 반전한 경우에 출력 논리치를 반전시키는 버퍼 회로
    를 구비하고,
    상기 내부 노드에 일단이 접속되며 제어 단자에 상기 제1 입력단으로부터의 제1 입력 신호가 공급되는 서로 병렬로 접속된 N개의 제2 스위치와,
    상기 내부 노드에 일단이 접속되며 제어 단자에 상기 제2 입력단으로부터의 제2 입력 신호가 공급되는 서로 병렬로 접속된 N개의 제3 스위치와,
    상기 제2 스위치의 타단과 제2 전원 사이에 서로 병렬로 삽입되며 제어 단자에 상기 디코더로부터의 제어 신호가 접속되며 온 및 오프되는 N개의 제4 스위치와,
    상기 제3 스위치의 타단과 상기 제2 전원 간에 서로 병렬로 삽입되며 제어 단자에 상기 디코더로부터의 제어 신호가 접속되며 온 및 오프가 되는 N개의 제5 스위치를 구비하고,
    상기 내부 노드와 상기 제2 전원 간에 삽입되고 제6 스위치와 용량으로 이루어지는 직렬 회로를 복수개 병렬로 구비하고,
    상기 제6 스위치의 제어 단자에 입력되는 용량치 결정용 제어 신호에 의해 상기 제6 스위치가 온 및 오프가 되어 상기 내부 노드에 부가되는 용량의 값이 가변으로 제어되는 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로.
  10. 제6항에 있어서,
    상기 디코더가, 상기 카운터의 출력을 상기 필터에서 시간 평균한 값에 기초하여, 상기 인터폴레이터의 내분비의 설정을 행하고,
    상기 인터폴레이터의 내분비의 설정 상한치 또는 하한치에 도달하고 또한 상기 인터폴레이터의 출력 신호의 위상을 더 지연시키거나 또는 더 앞서게 하는 조정을 행할 필요가 있는 경우, 상기 인터폴레이터에 공급하는 클럭을 선택 출력하는 상기 스위치에 대하여, 클럭 쌍의 조합의 전환을 행하는 전환 신호를 출력하는 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로.
  11. 제6항에 있어서,
    상기 다상 클럭이, 위상 동기 루프(PLL)의 전압 제어 발진기로부터 공급되는 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로.
  12. 제6항에 있어서,
    상기 다상 클럭이, 다상 클럭 발생 회로로부터 공급되고, 상기 다상 클럭 발생 회로가, 입력 클럭을 분주하여 상호 위상이 다른 복수상의 클럭을 생성 출력하는 분주 회로와,
    상기 입력 클럭의 주기를 검지하는 주기 검지 회로와,
    상기 분주 회로로부터 출력되는 복수상(n상)의 클럭을 입력으로 하고, 상기 클럭을 체배한 클럭을 생성하는 하나 또는 복수단 종속 접속된 다상 클럭 체배 회로를 구비하고,
    상기 다상 클럭 체배 회로가 n상의 클럭(제1 내지 제n 클럭)을 입력하고,
    2개의 입력의 타이밍차를 분할한 신호를 출력하는 2n개의 타이밍차 분할 회로를 구비하고,
    홀수번째(2I-1번째, 단, 1≤I≤n)의 타이밍차 분할 회로는 상기 2개의 입력으로서 n상의 클럭 중 I번째의 동일 클럭을 입력으로 하고,
    짝수번째(2I번째, 단, 1≤I≤n)의 타이밍차 분할 회로는 n상의 클럭 중 I번째의 클럭과 I+1번째의 클럭(단, n+1번째는, 1번째로 순회한다)의 클럭을 입력으로 하고,
    2n개의 펄스폭 보정 회로를 구비하고,
    J번째(단, 1≤J≤2n)의 펄스폭 보정 회로는 J번째의 타이밍차 분할 회로의 출력을 제1 입력으로 하고, ((J+2) mod n)번째(단, (J+2) mod n은 (J+2)를 n으로 나눈 나머지)의 타이밍차 분할 회로의 출력을 제2 입력으로 하여, 상기 제1 입력과 상기 제2 입력의 반전 신호의 부정 논리곱을 출력하고,
    n개의 다중화 회로를 구비하고, K번째(단, 1≤K≤n)의 다중화 회로는 K번째의 펄스폭 보정 회로의 출력과 (K+n)번째의 펄스폭 보정 회로의 출력을 입력으로 하고, 이들의 부정 논리곱을 출력하는 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로.
  13. 제12항에 있어서,
    상기 타이밍차 분할 회로가, 제1, 제2 입력단으로부터 입력되는 신호를 입력으로 하고, 상기 제1 및 제2 입력 신호의 소정의 논리 연산 결과를 출력하는 논리 회로와,
    제1 전원과 내부 노드 간에 접속되며, 상기 논리 회로의 출력 신호를 제어 단자에 입력으로 하는 제1 스위치 소자와,
    상기 내부 노드에 입력단이 접속되고, 상기 내부 노드 전위와 임계치와의 대소 관계가 반전한 경우에 출력 논리치를 반전시키는 버퍼 회로와,
    상기 내부 노드와 제2 전원 사이에 접속되고, 상기 제1 입력단으로부터의 신호의 값에 기초하여 온 오프 제어되는 제2 스위치 소자와,
    상기 내부 노드와 제2 전원 사이에 접속되고, 상기 제2 입력단으로부터의 신호에 기초하여 온 오프 제어되는 제3 스위치 소자를 구비하고,
    상기 내부 노드와 상기 제2 전원 사이에 제4 스위치 소자와 용량으로 이루어지는 직렬 회로가, 복수개 상호 병렬 접속되고, 상기 제4 스위치 소자의 제어 단자에 공급되는 주기 제어 신호의 값에 의해 상기 제4 스위치 소자가 온 및 오프 제어되며, 상기 내부 노드에 부가하는 용량의 용량치가 결정되는 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로.
  14. 제6항에 있어서,
    상기 각 인터폴레이터가, 제1 입력단과 제2 입력단으로부터의 제1, 제2 입력 신호를 입력으로 하는 논리 회로와,
    제1 전원과 내부 노드 간에 삽입되어 상기 논리 회로의 출력이 제1 논리치일 때에 온이 되는 스위치와,
    상기 내부 노드가 입력단에 접속되며 상기 내부 노드 전위와 임계치와의 대소 관계가 반전한 경우에 출력 논리치를 반전시키는 버퍼 회로
    를 구비하고,
    상기 내부 노드에 일단이 접속되며 제어 단자에 상기 디코더로부터의 제어 신호가 접속되며 온 및 오프되는 병렬로 접속된 N개의 제2 스위치와,
    상기 내부 노드에 일단이 접속되며 제어 단자에 상기 디코더로부터의 제어 신호가 접속되며 온 및 오프되는 병렬로 접속된 N개의 제3 스위치와,
    상기 제2 스위치의 타단과 제2 전원 사이에 서로 병렬로 삽입되며 제어 단자에 상기 제1 입력단으로부터의 제1 입력 신호가 공급되는 N개의 제4 스위치와,
    상기 제3 스위치의 타단과 상기 제2 전원 간에 서로 병렬로 삽입되며 제어 단자에 상기 제2 입력단으로부터의 제2 입력 신호가 공급되는 N개의 제5 스위치를 구비하고,
    상기 내부 노드와 상기 제2 전원 간에 삽입되고 제6 스위치와 용량으로 이루어지는 직렬 회로를 복수개 병렬로 구비하고,
    상기 제6 스위치의 제어 단자에 입력되는 용량치 결정용 제어 신호에 의해 상기 제6 스위치가 온 및 오프가 되어 상기 내부 노드에 부가되는 용량의 값이 가변으로 제어되는 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로.
  15. 입력 데이터를 공통의 입력으로 하는 복수의 래치 회로를 구비하고, 상기 복수의 래치 회로는, 상기 복수의 래치 회로에 각각 공급되는 상호 위상이 어긋나 있는 클럭의 천이 엣지에서 상기 입력 데이터를 샘플링하여 출력하고, 상기 복수의 래치 회로의 출력으로부터 상기 입력 데이터의 천이점의 클럭에 관한 위상을 검출하여 출력하는 위상 검출 회로와, 상기 위상 검출 회로의 출력을 평활화하는 필터와, 상기 필터의 출력에 기초하여 상기 클럭의 위상을 제어하는 회로를 구비하고, 상기 입력 데이터로부터 클럭과 데이터를 복원하는 클럭 앤드 데이터 리커버리 회로의 클럭 제어 방법에 있어서,
    상호 위상이 다른 복수의 클럭(「다상 클럭」이라 함)을 입력으로 하는 스위치로, 상기 다상 클럭 중에서 클럭 쌍을 복수조 선택하여 출력하고,
    상기 스위치로부터 출력되는 복수조의 클럭 쌍을 각각 입력으로 하는 복수의 인터폴레이터로, 상기 클럭 쌍의 위상차를 내분한 시간으로 지연 시간이 규정되는 신호를 출력하고,
    상기 필터의 출력을 디코드하는 디코더로부터의 출력 신호에 기초하여, 상기스위치에서의 클럭 쌍의 선택의 전환이 제어됨과 함께, 상기 인터폴레이터의 내분비가 가변으로 설정됨으로써, 상기 복수의 래치 회로에 각각 공급되는 클럭의 위상이 가변되고,
    입력하는 클럭 쌍의 논리치에 따라 용량의 충전 패스와 방전 패스를 각각 온 및 오프시키는 회로와, 상기 용량의 단자 전압과 임계치와의 대소 관계가 반전하였을 때 출력 논리치를 가변시키는 버퍼 회로를 갖는 상기 각 인터폴레이터의 상기 용량의 용량치를 용량치 결정용 제어 신호에 의해 온 및 오프되는 스위치군에 의해 가변시킴으로써, 대응 가능한 주파수 범위를 넓히는 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로의 클럭 제어 방법.
  16. 제15항에 있어서,
    상기 복수의 래치 회로의 출력으로부터 상호 위상이 어긋나 있는 클럭의 천이 엣지로 상기 입력 데이터를 샘플링한 출력의 전부 또는 일부 중에서 출력 데이터로서 출력하는 것을 선택 자유자재로 한 것을 특징으로 하는 클럭 앤드 데이터 리커버리 회로의 클럭 제어 방법.
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