CN1303758C - 时钟与数据恢复电路及其时钟控制方法 - Google Patents

时钟与数据恢复电路及其时钟控制方法 Download PDF

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Abstract

本发明提供一种时钟与数据恢复电路及方法，易于调整频率范围和特性。包括：移相电路101，该电路具有以多相时钟为输入，从中选择输出多组时钟对的开关，及以从开关的输出的多组时钟对为输入，以对该时钟对的相位差进行内分的时间，输出规定延迟时间的信号的多个内插器；多个锁存电路102，根据从移相电路101分别输出的信号，输出对输入数据进行锁存的输出数据；计数器103，对多个锁存电路的输出进行计数；滤波器105，对计数器的输出在规定时间上进行平均；解码器106，对滤波器的输出进行解码；以及选择电路104，以从多个锁存电路所输出的数据、和从多个内插器中规定的内插器输出的时钟为一组作为输入，选择输出的数据和时钟对。

Description

时钟与数据恢复电路及其时钟控制方法
本发明专利申请为2001年12月21日提交的申请号为01144730.3、发明名称为“时钟与数据恢复电路”的发明专利申请的分案申请。
发明领域
本发明涉及时钟与数据恢复电路及方法。
现有技术
图13是表示现有时钟与数据恢复电路的构成图。从基准时钟(RefCLK)通过PLL(Phose Locked Loop：锁相环)的电压控制振荡器(Voltage Controlled Oscillator：VCO)51生成相互等间隔相位差的多相时钟(Multiphase Output)。VCO 51由模拟构成的环形振荡器(将反转电路连接成奇数级环状，构成振荡器)构成，从构成该环形振荡器的各级差分反转电路的输出中，按差动取出等间隔相位差的多相时钟。多个触发器52(F/F1～F/F8)将输入DATA共同输入到数据端子上，将自VCO 51输出的多相时钟的各时钟脉冲输入到各时钟端子上，在时钟信号的上升沿或下降沿的边缘对数据DATA采样输出，还具有计数器53，该计数器53输入分别从多个触发器52(F/F1～F/F8)输出的输出数据，对输出数据的逻辑值进行增、减计数；及滤波器55，将计数53的输出在规定时间常数上进行时间平均，将滤波器55的输出电压作为电压控制振荡器(VCO)的控制电压供给，触发器52的输出中一部分或全部、及从VCO 51输出的1相时钟作为数据及时钟输出。多个触发52(F/F1～F/F8)的输出是将数据DATA按相位稍微偏移的时钟进行采样的信号，得到按基准时钟频率的8倍频对数据DATA采样的采样波形，输出值与相邻的触发器输出值不一致的触发器的时钟定时，作为数据DATA的跃变点。
当时钟对数据的跃变点滞后时(锁存定时滞后时)，控制计数器53使其值增加，让时钟的相位提前，而当时钟对数据的跃变点超前时(锁存定时超前时)，控制计数器53使其值减少，让时钟的相位滞后。另外，计数器53也可以由电荷泵(CP)构成，当多个触发器F/F1～F/F8的各输出值为逻辑0时，以恒流对电容充电，而当为逻辑1时，按恒流使电容放电。
图13中所示的时钟与数据恢复电路的例子，例如可参考文献1(ISSCC 1997第238-239页，Alan Fiedler，“A 1.0625GHz Tranceiverwith 2x Oversampling and Transmit siginal Preemphasis”)。在上述文献1中所记载的时钟与数据恢复电路具有从串行输入数据中恢复时钟和数据，以并行数据输出的接收电路，PLL(Phase Locked Loop：锁相环)的VCO(电压控制振荡器)具有10个延迟级(10-delay stage)的环形振荡器，VCO的20个时钟相位加给对2x过采样时钟进行时钟和数据恢复的接收电路，在接收电路上使VCO锁定在输入数据上，从NRZ(Non Return to Zero不归零)波形的数据跃变对时钟进行恢复。在上述文献1中所记载的时钟与数据恢复电路中，数据相位检测器(dataphase detector)由多个配置的高速锁存电路、及检测高速锁存电路的一致/不一致的“异或”逻辑门构成，用VCO的正相时钟来同步对数据位采样的锁存电路，而用VCO的反相时钟来同步对数据位间的分界线进行采样的锁存器。
图14表示文献2(ISSCC 1997第332-333页S.Sidiropoulos和Mark Horowitz等人，“A semi digital delay locked loop with unlimitedphase shift capability and 0.08-400MHz operating range”)中记载的由DLL(延迟同步环)和内插器组合构成的时钟控制电路构成例的图。参照图14，在DLL电路60上，输出同步于输入时钟的多相时钟信号P1～Pn，多相时钟信号P1～Pn输入到开关20，把由开关20所选中的相邻两个信号输入到内插器(相位内插器)30，把由内插器30对两个信号的相位进行内分的信号从输出端OUT输出。控制电路40根据输出OUT和基准时钟间的相位差检测结果，对内插器30的内分比进行可变控制，并对开关20的切换进行控制。
图14的内插器30(相位内插器)由图15中所示的模拟电路构成。参照图15，该相位内插器包括：N沟道晶体管MN61、MN62，其源极共同连接在第1恒流源CS1上，在栅极上差分接受时钟IN1、IN1B，两输出端分别连接在第1负载的一端(并联连接的P沟道MOS晶体管MP61、MP62的共同漏极)和第2负载的一端(并联连接的P沟道MOS晶体管MP63、MP64的共同漏极)上，构成第1差分对；及N沟道MOS晶体管MN63、MN64，其源极共同连接在第2恒流电源CS2上，在栅极上差分接受时钟IN2、IN2B，两输出端分别连接在第1负载的一端(并联连接的P沟道MOS晶体管MP61、MP62的共同漏极)和第2负载的一端(并联连接的P沟道MOS晶体管MP63、MP64的共同漏极)上，构成第2差分对。从第1、第2差分对共同连接的两输出端，输出两个输入时钟加权和的相位输出OUT、OUTB。在该相位内插器中，把数字权重代码ictl(16位b[0]～b[15])供给第1、第2恒流源CS1、CS2，使第1、第2恒流源CS1、CS2的电流值可变(按将16位b[0]～b[15]输入到栅极端子的N沟道MOS晶体管MN6A1～MN6A15的导通、截止，选择恒流源晶体管MN6B1～MN6B15的个数，电流值就可变)，变换成输出时钟的相位。
另外，在文献3(ISSCC 1999第180-181页，“A2BPararell 1.25Gb/sInterconnect I/O interface with Self Configurable Link and PlesiochronousClocking”)中，公开了相位内插器的如图16所示的构成。参照图16，电流输出型的数字模拟变换器(DAC)输出由控制信号Ictl决定的输出电流，由第1电流镜电路(MN74、MN75)使DAC的输出电流折回，由第2电流镜电路(MP73、MP74)接收折回的电流，对以差分时钟输入IN、INB为输入的差分电路供给该输出镜象电流，从构成第1电流镜电路(MN74、MN75)的第2输出端的恒压源晶体管MN73，对差分电路供给电流，从差分电路的输出中输出使时钟IN进行相移的时钟OUT、OUTB。在差分电路中包括：N沟道MOS晶体管MN71、MN72，其共同连接的源极连接在恒流源晶体管MN73上，在栅极上输入差分时钟对IN、INB；及P沟道MOS晶体管MP71、MP72，将源极连接在一起，并连接到第2电流镜电路的输出晶体管MP74的漏极上，在栅极以差分时钟对IN、INB为输入，把漏极分别连接到N沟道MOS晶体管MN71、MN72的漏极。从N沟道MOS晶体管MN71、MN72的漏极取出输出OUT、OUTB。在N沟道MOS晶体管MN71、MN72的漏极和地之间分别连接电容C1、C2，而在N沟道MOS晶体管MN71、MN72的漏极之间串联连接N沟道MOS晶体管MN76、MN77，当N沟道MOS晶体管MN76、MN77导通时，输出OUT、OUTB对中间电位VDD充电。
在图16中，当时钟IN跃变到高电平时，N沟道MOS晶体管MN71导通，N沟道MOS晶体管MN72截止，P沟道MOS晶体管MP71截止，P沟道MOS晶体管MP72导通，电容C1放电，电容C2充电，输出OUT转为低电平，输出OUTB转为高电平，当时钟IN跃变到低电平时，MOS晶体管MN71截止，N沟道MOS晶体管MN72导通，P沟道MOS晶体管MP72截止，P沟道MOS晶体管MP71导通，电容C1充电，电容C2放电，输出OUT转为高电平，输出OUTB转为低电平，由供给数字模拟变换器(DAC)的控制信号Ictl对时钟的频带进行可变控制。
如上述参照图13、图15所说明那样，在上述现有电路中，由VCO电路生成多相时钟，另外内插器采用了由模拟电路构成的相位内插器。
如图16所示，通过流过电流源的电流对模拟相位内插器的频带进行控制，为与多个频带对应，必须采取扩大恒流源的输出电流范围等措施。这时对相位内插器的线性进行补偿，扩大恒流源的输出电流范围，并不一定是容易的。
为此，本发明要解决的课题在于，提供一种时钟与数据复原电路及方法，使频率范围的变更容易进行，并容易进行特性的调整。本发明的另一课题在于，提供一种时钟与数据恢复电路及方法，可以自由改变数据及时钟的并行数。
发明概述
为了解决上述课题，本发明提供一种时钟与数据恢复电路，包括：开关，将相位相互不同的多个时钟即多相时钟作为输入，从中选择输出多组时钟对；多个内插器，将从上述开关所输出的多组时钟对作为输入，以对该时钟对的相位差进行内分的时间，输出规定延迟时间的信号；多个锁存电路，根据分别从多个上述内插器输出的信号，对输入数据进行锁存；计数电路，根据上述多个锁存电路的输出逻辑值，增加或减少输出值；滤波器，使上述计数电路的输出在规定的时间进行平均化；解码器，对上述滤波器的输出进行解码；及选择电路，以从多个的上述锁存电路所输出的数据、与从多个的上述内插器中规定的内插器所输出的时钟为一组作为输入，选择输出的数据，与上述时钟一起输出，并使输出数据和时钟组的并行数改变；基于自上述解码器的输出信号，在对上述开关中的时钟对的选择的切换进行控制的同时，可变地设定上述多个内插器的内分比。
本发明还提供一种时钟与数据恢复电路，包括：开关，以相位相互不同的多个时钟即多相时钟为输入，并根据所加的切换信号，从上述多相时钟中选择多个时钟对；移相电路，由多个内插器组成，该内插器分别以上述开关所输出的时钟对为输入，使上述时钟对的相位差，按由所加的控制信号所设定的内部比进行内分的时间，输出规定延迟时间的输出时钟；多个触发器，以分别从上述多个内插器所输出的时钟，对输入数据分别进行采样输出；计数器，以上述多个触发器的多个输出为输入，根据上述各输出的逻辑值进行升值计数或降值计数；滤波器，对上述计数器的计数输出取时间平均值；及解码器，对上述滤波器的输出进行解码；上述解码器根据上述滤波器输出的解码结果，输出用于切换上述开关中的时钟对组合的切换信号，同时输出使上述多个内插器中的内分比可变的控制信号；选择电路，将从上述多个触发器输出的一部分或全部、与从上述多个内插器中的第1内插器所输出的时钟为一组作为输入，自由选择输出数据和时钟组的并行数。
本发明还提供了一种时钟与数据恢复电路的时钟控制方法，该时钟与数据恢复电路包括：多个锁存电路，其接收共同的输入数据并分别被提供相位相互偏移的时钟，上述多个锁存电路利用上述时钟的跃变边缘对上述输入数据进行采样并输出采样的数据；相位检测电路，用于从上述多个锁存电路的输出中检测与上述时钟相关的上述输入数据的跃变点的相位并输出所检测的相位；滤波器，用于对上述相位检测电路的输出进行平滑处理；及根据上述滤波器的输出对上述时钟的相位进行控制的电路；上述时钟与数据恢复电路根据输入数据对时钟及上述输入数据进行恢复，上述时钟控制方法包括如下步骤：通过以相位相互不同的多个时钟即多相时钟为输入的开关，从上述多相时钟中选择输出多组时钟对；在分别以从上述开关所输出的多组时钟对为输入的多个内插器上，在对上述时钟对的相位差进行内分的时间，输出规定延迟时间的信号；根据对上述滤波器输出进行解码的解码器的输出信号，控制上述开关中的时钟对选择的切换，由此使得能可变设定上述内插器的内分比，来改变分别供给上述多个锁存电路的时钟相位；上述各内插器包括：根据输入的时钟对的逻辑值，分别使电容的充电通路和放电通路接通及断开的电路；及当上述电容的端子电压和阈值间的大小关系发生反转时改变输出逻辑值的电路，使上述各内插器的上述电容的容量值，通过由决定容量值用的控制信号进行接通及断开的开关群进行改变，扩大可对应的频率范围。
附图说明
图1是表示本发明一实施例的构成图。
图2是表示本发明一实施例的移相电路的构成图。
图3是表示本发明实施例的移相电路中开关的构成图。
图4是表示本发明一实施例的移相电路中内插器的构成图。
图5是说明本发明一实施例的移相电路中内插器工作原理的时序波形图。
图6是表示本发明一实施例的相位移相电路中内插器构成一例的图。
图7是表示在本发明的一实施例中，在移相电路的输入中采用多相时钟发生电路的输出时的构成一例的图。
图8是表示本发明一实施例的多相时钟发生电路的构成图。
图9是表示本发明一实施例中构成多相时钟发生电路的4相时钟倍频电路的构成图。
图10是表示本发明一实施例中4相时钟倍频电路的时序工作的图。
图11是说明本发明一实施例中4相时钟倍频电路的内插器工作的图。
图12是表示本发明一实施例中4相时钟倍频电路的内插器构成一例的图。
图13是表示现有的时钟与数据恢复电路构成一例的图。
图14是表示现有的时钟控制电路构成的图。
图15是表示现有的相位内插器构成的图。
图16是表示现有的相位内插器构成的图。
优选实施例
下面对本发明的实施例进行说明。本发明的时钟与数据恢复(clockand data recovery)电路，在其最佳实施例中，参照图1及图2，包括：移相电路101，该电路具有多个输入相位相互不同的多个时钟，并从多个时钟中选择输出多组时钟对的开关110，及分别将从开关110所输出的时钟对作为输入，在将该时钟对的相位差按规定内分比进行内分的时间，输出规定延迟时间的输出时钟的内插器111(INT1～INT8)；多个锁存电路102(F/F1～F/F8)，该电路在从多个内插器所输出的时钟(CLK1～CLK8)上升沿或下降沿，对输入数据进行采样；计数器103，根据多个锁存电路102(F/F1～F/F8)的输出是表示上升还是表示下降，而对计数值进行增减；滤波器105，对计数器103的输出进行时间平均；及解码器106，对滤波器105的输出进行解码。下面简要说明各部的构成和工作。
内插器111(INT1～INT8)包括：基于输入的时钟对的值，分别使电容的充电通路和放电通路接通及断开的电路(图4的使延迟可变的CMOS型反相器INV1和INV2)，及当上述电容的端子电压和阈值间的大小关系发生反转时使输出逻辑值改变的缓冲器电路(图4的INV3)，对输出信号的相位进行可变设定，而且电容的容量值可通过由决定容量值用的控制信号(图4的Cnt[0:7])进行通断控制的开关群(图4的MNA1～MNA8)进行可变设定，可适应宽的频率范围。
计数103也可以由电荷泵构成，基于多个锁存电路(F/F1～F/F8)102的输出，接通充电通路对电容充电，或者接通放电通路使电容的电荷放电(结果，对累积电荷进行相加或相减)，或者也可以由可逆计数器、加法器等数字电路构成。滤波器105由模拟电路的低通滤波器、或数字滤波器(平均化滤波器)构成。
基于从解码器106所输出的切换信号U，可切换开关110的时钟对的组合，基于从解码器106所输出的控制信号S，可对多个内插器111的内分比进行可变设定，并对从多个内插器111所输出的时钟相位进行可变控制。
在本发明的一实施例中，从多个锁存电路102(触发器F/F1～F/F8)所输出的输出数据、与从移相电路101所输出的时钟(例如1相时钟)为一组，输入到选择电路104中，选择并输出任意的组，可自由改变数据及时钟输出的并行数。
具体实施方式
对上述的本发明实施例进行更详细地说明，对本发明的实施例说明如下。图1(a)是表示本发明的一实施例的构成图。参照图1(a)，本发明的时钟与数据恢复电路的一实施例包括：输入8相时钟，输出使相位移位的8组时钟的移相电路101；将从移相电路101所输出的时钟输入到时钟输入端，将输入数据DATA输入到数据输入端，在时钟的上升沿边缘对输入数据DATA进行采样的多个D型触发器102(F/F1～F/F8)；当多个D型触发器102的输出为逻辑0时作为增值信号、为逻辑1时作为降值信号，使计数值增/减的计数器103；对计数器103的输出进行时间平均的滤波器105；对滤波器105的输出进行解码的解码器106；以及输入各组从移相电路101输出的1相时钟和多个D型触发器102(F/F1～F/F8)的输出数据，并基于选择控制信号，使选中的组(1相时钟和所采样的输出数据)并行输出的选择电路104。在图1(a)中，在选择电路104上输入多个D型触发器102(F/F1～F/F8)中的F/F1、F/F3、F/F5、F/F7的输出，但是也可以输入F/F1～F/F8的全部输出。
多个D型触发器102(F/F1～F/F8)在从移相电路101输出的时钟CLK1～CLK8的上升沿边缘(或下降沿边缘)，对输入数据DATA进行采样并输出(参照图1(b))。从多个D型触发器102(F/F1～F/F8)的输出(例如“00001111”)，可得到以时钟周期的1/8采样周期对输入数据进行采样的波形数据，在相邻的D型触发器102输出值的变化点上输入数据发生跃变。计数器103对多个D型触发器102的输出进行计数，通过由滤波器按规定时间常数对计数值进行平滑处理的信号，控制供给多个D型触发器102的时钟相位是超前还是滞后，输出对输入数据DATA进行锁定的时钟与数据。
图2是表示本发明一实施例的移相电路101的构成图。参照图2，移相电路101包括：将8相时钟(8phase CLK)作为输入的开关110；及输入从开关110所输出的时钟对的8个内插器111(INT1～INT8)。开关110例如由旋转开关构成，基于从解码器电路的输出，切换输出时钟对的组合。
图3是表示图2中所示的开关110(旋转开关)和内插器111构成一例的图。参照图3，该旋转开关包括：把输入的8相时钟P0～P7中的奇数相位时钟(P0、P2、P4、P6)，经选择输出至各内插器111的第1开关110-1；及把输入的8相时钟P0～P7中的偶数相位时钟(P1、P3、P5、P7)，经选择输出至各内插器111的第2开关110-2。在初始状态(未由解码器106进行切换控制的状态)，例如在内插器1111～1118上分别输入由第1开关110-1及第2开关110-2输出的时钟对(P0、P1)、(P1、P2)、(P2、P3)、(P3、P4)、(P4、P5)、(P5、P6)、(P6、P7)、(P7、P0)。
解码器106向各内插器1111～1118输出控制信号S、SB，并且当内插器1111～1118的相位差的内分比(内分比是下述的图4的w∶1～w)达到上限或下限时，如果需要再使相位超前或滞后，则将对用于切换供给该内插器1111～1118的时钟对组合的切换信号U，输出至开关110-1、110-2。例如当向内插器1111～1118供给时钟对的组合(P0、P1)、(P1、P2)、(P2、P3)、(P3、P4)、(P5、P6)、(P6、P7)、(P7、P0)时，切换时钟对的组合，使时钟的相位滞后时，切换到向内插器1111～1118供给(P1、P2)、(P2、P3)、)(P3、P4)、(P5、P6)、(P6、P7)、(P7、P0)、(P0、P1)。开关110由于使时钟对的组合旋转，所以称为“旋转开关”。
图4是表示图2中所示的内插器111的构成图。图5是表示图4的内插器工作的图。参照图4及图5，该内插器在第1输入IN1和第2输入IN2的相位差为T时，在两个输入端输入了IN1的延迟时间的输出信号OUT1和在两个输入端输入了IN2的延迟时间的输出信号OUT2之间用w∶1-w进行内分的时间，输出规定延迟时间的输出OUT。内插器包括：接收输入INV1、INV2，延迟时间可变的CMOS型反相器INV1、INV2；输入端接在反相器INV1、INV2输出的共同连接点(节点N1)的反相器3；在节点N1和地之间串联连接的N沟道MOS晶体管(MNA1～MNA8)和电容(C0～C7)，通过输入到N沟道MOS晶体管(MNA1～MNA8)栅极上的控制信号Cnt[0:7]，使N沟道MOS晶体管[MNA1～MNA8]导通、截止，确定附加在节点N1上的容量值。电容C0～C7的容量值也可以以CO为基准，设定在例如2倍、4倍、8倍、16倍和2的n次方等。这时，N沟道MOS晶体管(MNA1～MNA8)的W/L比(栅宽度)也与对应的电容的容量值有相应的尺寸。
控制信号Cnt[0:7]也可以由检测时钟信号频率的频率检测电路的输出进行设定，或者根据应用将寄存器、双列直插式开关等设定在希望的值，决定控制信号Cnt[0:7]。通过控制信号Cnt[0:7]，改变附加在节点N1上的容量值，可以扩大可对应的频率范围。
图6是表示图2中所示的内插器111的晶体管级上的具体构成一例的图。参照图6，该内插器具有连接在电源VDD和内部节点N51之间的P沟道MOS晶体管MP51，当将输入IN1和IN2作为输入的“或”电路CR51的输出信号为低电平时导通，在内部节点N51和地之间并联连接多条N沟道MOS晶体管和电容的串联电路(MN51和C1、……MN58和C8)，具有输入端连接内部节点N51的反相器INV51，从输出端取出输出信号OUT。连接在N沟道MOS晶体管MN51～MN58的栅极上的控制信号Cnt[0:7]，也可以由检测时钟信号频率的频率检测电路(图中未画出)的输出设定，或者根据应用，将寄存器、触点开关等设定在希望的值上，确定控制信号Cnt[0:7]。通过控制信号Cnt[0:7]，改变附加在节点51上的容量值，可以扩大可对应的频率范围。
具有漏极被连接在内部节点N51上，并相互并联连接的2N个N沟道MOS晶体管MN11～MN1N、MN21～MN2N、及其漏极分别与2N个N沟道MOS晶体管MN11～MN1N、MN21～MN2N的源极相连接，其源极接地的2N个N沟道MOS晶体MN31～MN3N、MN41～MN4N。在2N个N沟道MOS晶体管中的一侧一半的N沟道MOS晶体管MN11～MN1N的栅极上，共同连接输入信号IN1，在2N个N沟道MOS晶体管中的另一半的N个N沟道MOS晶体管MN21～MN2N的栅极上，共同连接输入信号IN2。
通过N沟道MOS晶体管MN31～MN3N、MN41～MN4N的栅极上所输入的控制信号(N位控制代码)S[0]～S[N-1]、控制信号(N位控制代码)SB[0]～SB[N-1]，使N沟道MOS晶体管MN31～MN3N和N沟道MOS晶体管MN41～MN4N中的规定个数导通。N位的控制信号S[0:N-1]、SB[0:N-1]从解码器106输入，SB[0]～SB[N-1]是将S[0]～S[N-1]分别由反相器(图3的反相器INV)反转的互补信号。
参照图6，对该内插器的工作进行说明。当输入IN1、IN2为低电平时，将以OR电路51的输出作为栅极输入的P沟道MOS晶体管MP51导通，由电源的电流对电容C(容量值是电容C1～C8中连接在由控制信号Cnt设定导通的N沟道MOS晶体管MN51～MN58上的电容的合成容量值)进行充电。
而且，当加在输入IN1上的信号从低电平向高电平的上升沿跃变时，N沟道MOS晶体管MN11～MN1N导通，在漏极连接在N沟道MOS晶体管MN11～MN1N的源极上，源极接地，在栅极上分别输入控制信号S[0]～S[N-1]的N沟道MOS晶体管MN31～MN3N当中，通过由控制信号导通的n个N沟道MOS晶体管的通路，使电容C的累积电荷的一部分放电。
当比输入IN1的上升沿跃变滞后的输入IN2从低电平向高电平上升时，N沟道MOS晶体管MN21～MN2N导通，在漏极连接在N沟道MOS晶体管MN21～MN2N的源极上，源极接地，在栅极上输入控制信号SB[0]～SB[N-1]的N沟道MOS晶体管MN41～MN4N中，通过由控制信号导通的(N-n)个N沟道MOS晶体的通路，使电容C的累积电荷放电。
至输入电容C的端子电压的反相器INV51的输出反转到高电平时，设放电的电荷为CV，输入IN1向高电平跃变后在相位差(T)期间，以电流nI放电，接着输入IN2向高电平跃变，以n个N沟道MOS晶体管MN11～MN1n、和(N-n)个N沟道MOS晶体管MN21～MN2(N-n)共计N个N沟道MOS晶体管的漏极电流NI进行放电，把从输入IN2的从低向高电平的上升沿到输出OUT的上升沿的延迟时间表示为：
CV-n·I·T/NI＝CV/NI-n·T/N……(1)
可以以输入IN1和IN2的相位差T的N分割为单位改变延迟时间。
在本发明中，多相时钟也可以从PLL的电压控制振荡器(VCO)生成。这时，从VCO的环形振荡器的规定级的反转电路中取出时钟。或者多相时钟也可以由多相时钟倍频电路生成。
图7是表示由利用使用了倍频用内插器(多相时钟倍频电路)的多相时钟发生电路200，生成供给移相电路101的多相时钟的构成图。图1的移相电路101由多相时钟发生电路200和旋转开关110构成，从内插器1111～111n所输出的时钟CLK1～CLKn(其中n为8)分别供给图1的D型触发器102(F/F1～F/F8)的时钟输入端。在图7中，时钟1采用由晶体振荡电路等时钟生成电路所生成的基准时钟。
图8是表示将图7的多相时钟发生电路200作为构成的一例，生成4相时钟的4相时钟倍频电路构成的具体例子的图。如图8所示，该4相时钟倍频电路包括：将输入时钟205进行4分频，输出4相时钟Q1～Q4的1/4分频器201；n级纵向连接的4相时钟倍频电路(也称MPFD(multiphase frequency doubler：多相倍频电路))2021～202n：及周期检测电路204。从最后一级的4相时钟倍频电路202n输出2n倍频的4相时钟Qn1～Qn4。4相时钟倍频电路的级数n是任意的。该4相时钟倍频电路的工作概要是：在由各4相时钟倍频电路202使4相时钟变为8相后，返回4相，连续进行倍频。也可以构成为将最后一级的4相时钟倍频电路202n所生成的8相时钟(图10的P21～P28)直接输出。其详细说明如下。
图9表示图8中所示的将多相时钟倍频电路作为4相时钟倍频电路时的4相时钟倍频电路202n构成的一例。图8中所示的4相时钟倍频电路2021～202n都为相同构成。
参照图9(a)，该4相时钟倍频电路202n由8组定时差分割电路208～215、8个脉冲补偿电路216～223、及4组多路复用电路224～227构成。即，具有8个定时差分割电路208～215，输入4相时钟(Q(n-1)1～Q(n-1)4)，输出对二个输入定时差进行分割的信号。在奇数号的定时差分割电路208、210、212、214的二个输入将n相时钟中，以同一时钟Q(n-1)1和Q(n-1)1、Q(n-1)2和Q(n-1)2、Q(n-1)3和Q(n-1)3、Q(n-1)4和Q(n-1)4分别作为输入，在偶数号的定时差分割电路209、211、213、215，将n相时钟中，以相邻对(Q(n-1)1和Q(n-1)2、Q(n-1)2和Q(n-1)3、Q(n-1)3和Q(n-1)4、Q(n-1)4和Q(n-1)1)作为输入。
第J个(其中1≤J≤8)脉冲宽度补偿电路将第J个定时差分割电路的输出作为第1输入，将第((J+2)modn)个(其中(J+2)modn是(J+2)除以n的余数)定时差分割电路的输出作为第2输入，第K个(其中1≤K≤4)多路复用电路将第K个脉冲宽度补偿电路的输出和第(K+n)个脉冲宽度补偿电路的输出作为输入。图9(b)是表示脉冲宽度补偿电路的构成图，由将第2输入T23被倒相器反转的信号、和第1输入T21作为输入的NAND电路构成。图9(c)表示多路复用电路的构成图，由2输入的NAND电路构成。
图10是表示图9中所示的4相时钟倍频电路202的定时动作的信号波形图。时钟T21的上升沿由从时钟Q(n-1)1的上升沿，延迟定时差分割电路208的内部延迟量来决定，时钟T22的上升沿由时钟Q(n-1)1的上升沿和时钟Q(n-1)2的上升沿的时序在定时差分割电路209的定时分割和内部延迟量来决定，时钟T23的上升沿由时钟Q(n-1)1的上升沿和时钟Q(n-1)2的上升沿的时序在定时差分割电路21O的定时分割、和内部延迟量来决定，以下同样，时钟T26的上升沿由时钟Q(n-1)3的上升沿、和时钟Q(n-1)4的上升沿的时序在定时差分割电路213的内部延迟量来决定，时钟T27的上升沿由时钟Q(n-1)4的上升沿的时序在定时差分割电路214的内部延迟量来决定，时钟T28的上升沿由时钟Q(n-1)4的上升沿、和时钟Q(n-1)1的上升沿的时序在定时差分割电路215的定时分割和内部延迟量来决定。
定时差分割电路208和210所输出的时钟T21和T23被输入到脉冲宽度补偿电路216中，在脉冲宽度补偿电路216，输出具有由时钟T21决定的下降沿边缘、由时钟T23决定的上升沿边缘的脉冲P21。按同样的步骤，生成脉冲P22～P28，时钟P21～28构成相位依次各偏移45度的占空系数为25％的8相脉冲群。该时钟P21与相位偏移180度的时钟P25，由多路复用电路224进行多路复用反转，作为占空系数为25％的时钟Qn1输出。同样，可生成时钟Qn2～Qn4。时钟Qn1～Qn4构成相位依次各偏移90度的占空系数为50％的4相脉冲群，时钟Qn1～Qn4的周期从时钟Q(n-1)1～Q(n-1)4生成时钟Qn1～Qn4的过程中，频率倍增到2倍。
即，从4相的时钟Q(n-1)1～Q(n-1)4生成8相时钟P21～P28，并生成倍频的4相时钟Qn1～Qn4。也可以构成为从最后一级的4相时钟倍频电路202n(参照图8)，输出8相时钟P21～P28。
图11是示意表示图9中所示的定时差分割电路208、209工作原理的图，在输入相同信号的定时差分割电路208、210、212、214(homo同类)中，以固有的延迟时间输出输出信号，而输入有相位差T的2个输入的定时差分割电路209、211、213、215(hetero差异)，以定时差分割电路的固有延迟时间加上将相位差T进行2等分的时间T/2(对相位差T等分的时间)的延迟时间，输出跃变的信号。
图12是表示图9中所示的定时差分割电路208、209构成一例的图。在定时差分割电路208中，在二个输入端IN1、IN2输入同一信号，在定时差分割电路209中，输入相邻2个信号。即，在定时差分割电路208中，在输入端IN1、IN2输入同一输入Q(n-1)1，在定时差分割电路209上，在输入端IN1、IN2输入Q(n-1)1和Q(n-1)2。包括：P沟道MOS晶体管MP01，其源极连接在电源VDD上，其漏极连接在内部节点N1上；OR电路OR1，其输入信号为IN1、IN2，其输出连接在P沟道MOS晶体管MP01的栅极上；以及N沟道MOS晶体管MN01、MN02，其漏极连接在内部节点N1上，源极通过恒流源I0接地，输入信号IN1、IN2被连接在栅极上。内部节点N1连接在反相器INV01的输入端，在内部节点N1和地之间，并联连接着N沟道MOS晶体管MN11和电容CAP11串联连接的电路、N沟道MOS晶体管MN12和电容CAP12串联连接的电路、……以及N沟道MOS晶体管MN15和电容CAP15串联连接的电路，在各N沟道MOS晶体管MN11、MN12……MN15的栅极上，分别连接来自检测输入时钟周期的周期检测电路204的5位宽度的控制信号206，进行通、断控制。N沟道MOS晶体管MN11、MN12、MN13、MN14、MN15的选通脉冲宽度和电容CAP11、CAP12、CAP13、CAP14、CAP15，其尺寸比，例如是16∶8∶4∶2∶1，基于从周期检测电路204(参照图8)所输出的控制信号206，通过将连接在共同节点上的负载调整为32级，设定时钟周期。
对于定时差分割电路208，根据在二个输入IN1、IN2上共同输入的时钟Q(n-1)1的上升沿边缘，节点N1的电荷通过二个N沟道MOS晶体管MN01、MN02被抽取，在节点N1的电位达到内插器INV01的阈值时，反相器INV1的输出时钟T21上升。当设在达到反相器INV01的阈值之前需要抽取的节点N1的电荷为CV(其中C为容量值，V为电压)，由N沟道MOS晶体管的放电电流为I时，则从时钟Q(n-1)1的上升沿开始以电流值为2I恒定电流使CV的电荷量放电，结果，时间CV/2I表示从时钟Q(n-1)1的上升沿边缘开始到时钟T21的上升沿的定时差(传送延迟时间)。
时钟Q(n-1)1为低电平时，P沟道MOS晶体管MP01导通，节点N1充电到高电平，反相器INV01的输出时钟T21变为低电平。
对于定时差分割电路209，从时钟Q(n-1)1的上升沿边缘开始，在时间tCKn(＝多相时钟周期)后的期间，节点N1的电荷被抽取，在时间tCKn后，从时钟Q(n-1)2的上升沿边缘开始，节点N1的电位达到反相器INV01的阈值时，时钟T22的边缘上升。当设节点N1的电荷为CV，NMOS晶体管的放电电流为I时，从时钟Q(n-1)1的上升沿开始，使CV的电荷量在tCKn期间以恒电流I放电，其余期间以恒电流2I抽取的结果，时间
tCKn+(CV-tCKn·I)/2I
＝CV/2I+tCKn/2    ……(2)
表示从时钟Q(n-1)1的上升沿边缘开始，时钟T22的上升沿边缘的定时差。
即，时钟T22和时钟T21的上升沿的定时差为tCKn/2。
当时钟Q(n-1)1和Q(n-1)2都变为低电平，节点N1通过P沟道MOS晶体管MP01从电源充电到高电平时，时钟T22下降。时钟T22～T28也同样，时钟T21～T28的上升沿的定时差分别为tCKn/2。
脉冲宽度补偿电路216～223生成相位依次各偏移45°的占空系数为25％的8相脉冲群P21～P28(参照图9、图10)。
多路复用电路224～227生成相位依次各偏移90度的占空系数为50％的4相脉冲群Qn1～Qn4(参照图9、图10)。
图12中所示的定时差分割电路，根据实际应用可适当变形。例如也可以构成为在P通过MOS晶体管MP01的栅极上，输入以第1、第2输入信号IN1、IN2为输入的“与非”电路(NAND)的输出信号，将第1的输入信号IN1、第2输入信号IN2分别由反相器反转的信号输入到N沟道MOS晶体管MN01、MN02的栅极上。这时，当第1、第2输入信号IN1、IN2为高电平时，P沟道MOS晶体管MP01导通，内部节点N1充电，反相器INV01的输出变为低电平，在第1、第2输入信号IN1、IN2的一方或双方变为低电平时，P沟道MOS晶体管MP01截止，N沟道MOS晶体管MN01和MN02的一方或双方导通，内部节点N1放电，当内部节点N1的电压下降到反相器INV01的阈值以下时，反相器INV01的输出上升，变为高电平。
本发明可以取得以下的效果。
如上所述，根据本发明与现有的电路相比，可取得容易进行频率范围的变更、容易进行特性调整的效果。其原因在于，在本发明中，通过改变构成使多相时钟位移并输出的移相电路的内插器内部节点上附加的容量值，可以适应频率的变更。
另外，根据本发明，设置了选择电路，具有还可改变切换时钟与数据恢复电路的并联数的优点。

Claims (14)

1.一种时钟与数据恢复电路，其特征在于包括：
开关，将相位相互不同的多个时钟即多相时钟作为输入，从中选择输出多组时钟对；
多个内插器，将从上述开关所输出的多组时钟对作为输入，以对该时钟对的相位差进行内分的时间，输出规定延迟时间的信号；
多个锁存电路，根据分别从多个上述内插器输出的信号，对输入数据进行锁存；
计数电路，根据上述多个锁存电路的输出逻辑值，增加或减少输出值；
滤波器，使上述计数电路的输出在规定的时间进行平均化；
解码器，对上述滤波器的输出进行解码；及
选择电路，以从多个的上述锁存电路所输出的数据、与从多个的上述内插器中规定的内插器所输出的时钟为一组作为输入，选择输出的数据，与上述规定的内插器输出的时钟一起输出，并使输出数据和时钟组的并行数改变；
基于自上述解码器的输出信号，在对上述开关中的时钟对的选择的切换进行控制的同时，可变地设定上述多个内插器的内分比。
2.如权利要求1所述的时钟与数据恢复电路，其特征在于：
上述计数电路由电荷泵电路构成，该电荷泵电路以上述锁存电路输出的第1、及第2逻辑值为上升信号及下降信号，用上升信号对电容充电，用下降信号对上述电容进行放电，上述电荷泵电路的输出电压输入到上述滤波器中。
3.如权利要求1所述的时钟与数据恢复电路，其特征在于：
上述计数电路由可逆计数器构成，上述计数电路的数字输出被输入到数字滤波器构成的上述滤波器中。
4.一种时钟与数据恢复电路，其特征在于包括：
开关，以相位相互不同的多个时钟即多相时钟为输入，并根据所加的切换信号，从上述多相时钟中选择多个时钟对；
移相电路，由多个内插器组成，该内插器分别以上述开关所输出的时钟对为输入，使上述时钟对的相位差，按由所加的控制信号所设定的内部比进行内分的时间，输出规定延迟时间的输出时钟；
多个触发器，以分别从上述多个内插器所输出的时钟，对输入数据分别进行采样输出；
计数器，以上述多个触发器的多个输出为输入，根据上述各输出的逻辑值进行升值计数或降值计数；
滤波器，对上述计数器的计数输出取时间平均值；及
解码器，对上述滤波器的输出进行解码；
上述解码器根据上述滤波器输出的解码结果，输出用于切换上述开关中的时钟对组合的切换信号，同时输出使上述多个内插器中的内分比可变的控制信号；
选择电路，将从上述多个触发器输出的一部分或全部、与从上述多个内插器之一所输出的时钟为一组作为输入，自由选择输出数据和时钟组的并行数。
5.如权利要求4所述的时钟与数据恢复电路，其特征在于：
对上述多个触发器的输出进行计数的计数器由电荷泵电路构成，该电荷泵电路将上述多个触发器电路的各输出的第1、及第2逻辑值作为上升信号及下降信号，用上升信号对电容充电，用下降信号对电容的电荷进行放电；并且上述电荷泵电路的输出，输入给上述滤波器。
6.如权利要求4所述的时钟与数据恢复电路，其特征在于：
上述内插器包括：根据输入的时钟对的值使电容的充电通路和放电通路分别接通及断开的电路、及当上述电容的端子电压和阈值间的大小关系发生反转时使输出逻辑值改变的缓冲电路，通过由决定容量值用的控制信号接通及断开的开关群，可以对上述电容的容量值进行可变设定。
7.如权利要求4所述的时钟与数据恢复电路，其中每一个上述内插器包括：
逻辑电路，其具有用于接收第1和第2输入信号的第1输入端和第2输入端；
开关，插入在第1电位和内部节点之间，当上述逻辑电路的输出为第1逻辑值时接通；
缓冲电路，上述内部节点连接在输入端，当上述内部节点电位和阈值间的大小关系发生反转时，使输出逻辑值反转；
还包括：
N个相互并联连接的第2开关，其一端连接在上述内部节点上，将从上述第1输入端输入的第1输入信号提供给控制端子；
N个相互并联连接的第3开关，其一端连接在上述内部节点上，将从上述第2输入端输入的第2输入信号提供给控制端子；
N个第4开关，相互并联插入在上述第2开关的另一端和第2电位之间，将从上述解码器输出的控制信号连接至控制端子，进行接通及断开；及
N个第5开关，相互并联插入在上述第3开关的另一端和上述第2电位之间，将从上述解码器输出的控制信号连接至控制端子，进行接通及断开；
还包括：
多条并联的串联电路，该电路插入在上述内部节点和上述第2电位之间，由第6开关和电容构成；
通过输入至上述第6开关的控制端子上的决定容量值用的控制信号，接通及断开上述第6开关，来可变地控制附加在上述内部节点上的电容值，
其中，上述N为正整数。
8.如权利要求4所述的时钟与数据恢复电路，其特征在于：
上述解码器根据由上述滤波器对上述计数器输出进行时间平均的值，进行上述内插器的内分比设定；
当达到上述内插器的内分比的设定上限值或下限值，还需要进行使上述内插器的输出信号相位再滞后、或者再超前的调整时，对选择输出供给上述内插器时钟的上述开关，输出进行切换时钟对组合的切换信号。
9.如权利要求4所述的时钟与数据恢复电路，其特征在于：
上述多相时钟由锁相环(PLL)的电压控制振荡供给。
10.如权利要求4所述的时钟与数据恢复电路，其中：
上述多相时钟由多相时钟发生电路供给，上述多相时钟发生电路包括：
分频电路，对输入时钟进行分频，生成并输出相位相互不同的多相时钟；
周期检测电路，对上述输入时钟的周期进行检测；及
一级或多级纵向连接的多相时钟倍频电路，将从上述分频电路所输出的多相时钟作为输入，生成使上述时钟倍频的时钟；
上述多相时钟倍频电路输入包括第1至第n个时钟的n相时钟，其中n为正整数；
具有输出分割二个输入定时差的信号的2n个定时差分割电路；
第2I-1个定时差分割电路，上述二个输入是将n相时钟中第I个同一时钟作为输入，其中I为正整数且1≤I≤n；
第2I个定时差分割电路，将n相时钟中第I个时钟和第I+1个时钟的时钟作为输入，其中，第n+1个时钟是返回到第1个时钟，
具有2n个脉冲宽度补偿电路；
第J个脉冲宽度补偿电路，其中J为正整数且1≤J≤2n，将第J个定时差分割电路的输出作为第1输入，第(J+2)mod n个的定时差分割电路的输出作为第2输入，输出上述第1输入和上述第2输入的反转信号的“与非”，其中(J+2)mod n为将J+2除以n而得到的余数；
具有n个多路复用电路，第K个多路复用电路将第K个脉冲宽度补偿电路的输出和第K+n个脉冲宽度补偿电路的输出作为输入，输出这些信号的“与非”，其中，K为正整数且1≤K≤n。
11.如权利要求10所述的时钟与数据恢复电路，其中上述定时差分割电路包括：
逻辑电路，其从第1、第2输入端接收信号作为输入，并输出上述第1及第2输入信号规定的逻辑运算结果；
第1开关元件，连接在第1电位和内部节点之间，将上述逻辑电路的输出信号输入到控制端子；
缓冲电路，其输入端连接在上述内部节点上，当上述内部节点电位和阈值间的大小关系发生反转时，使输出逻辑值反转；
第2开关元件，连接在上述内部节点和第2电位之间，根据来自上述第1输入端的信号值进行通、断控制；
第3开关元件，连接在上述内部节点和第2电位之间，根据来自上述第2输入端的信号进行通、断控制；
在上述内部节点和上述第2电位之间，相互并联连接多条由第4开关元件和电容构成的串联电路，通过供给上述第4开关元件的控制端子的周期控制信号值，控制上述第4开关元件的接通及断开，确定附加在上述内部节点上的电容容量值。
12.如权利要求4所述的时钟与数据恢复电路，其中每一个上述内插器包括：
逻辑电路，具有用于接收第1和第2输入信号的第1输入端和第2输入端；
开关，插入在第1电位和内部节点之间，当上述逻辑电路的输出为第1逻辑值时接通；
缓冲电路，上述内部节点连接在输入端，当上述内部节点电位和阈值间的大小关系发生反转时，使输出逻辑值反转；
还包括：
N个相互并联连接的第2开关，其一端连接在上述内部节点上，将来自上述解码器的控制信号连接至控制端子，进行导通和截止控制；
N个相互并联连接的第3开关，其一端连接在上述内部节点上，将来自上述解码器的控制信号连接至控制端子，进行导通和截止控制；
N个第4开关，相互并联插入在上述第2开关的另一端和第2电位之间，将来自上述第1输入端的第1输入信号提供给控制端子；及
N个第5开关，相互并联插入在上述第3开关的另一端和上述第2电位之间，将来自上述第2输入端的第2输入信号提供给控制端子；
还包括：
多条并联的串联电路，该电路插入在上述内部节点和上述第2电位之间，由第6开关和电容构成；
通过输入至上述第6开关的控制端子上的决定容量值用的控制信号，接通及断开上述第6开关，来可变地控制附加在上述内部节点上的电容值，
其中，上述N为正整数。
13.一种时钟与数据恢复电路的时钟控制方法，该时钟与数据恢复电路包括：多个锁存电路，其接收共同的输入数据并分别被提供相位相互偏移的时钟，上述多个锁存电路利用上述时钟的跃变边缘对上述输入数据进行采样并输出采样的数据；相位检测电路，用于从上述多个锁存电路的输出中检测与上述时钟相关的上述输入数据的跃变点的相位并输出所检测的相位；滤波器，用于对上述相位检测电路的输出进行平滑处理；及根据上述滤波器的输出对上述时钟的相位进行控制的电路；上述时钟与数据恢复电路根据输入数据对时钟及上述输入数据进行恢复，上述时钟控制方法包括如下步骤：
通过以相位相互不同的多个时钟即多相时钟为输入的开关，从上述多相时钟中选择输出多组时钟对；
在分别以从上述开关所输出的多组时钟对为输入的多个内插器上，在对上述时钟对的相位差进行内分的时间，输出规定延迟时间的信号；
根据对上述滤波器输出进行解码的解码器的输出信号，控制上述开关中的时钟对选择的切换，由此使得能可变设定上述内插器的内分比，来改变分别供给上述多个锁存电路的时钟相位；
上述各内插器包括：根据输入的时钟对的逻辑值，分别使电容的充电通路和放电通路接通及断开的电路；及当上述电容的端子电压和阈值间的大小关系发生反转时改变输出逻辑值的电路，使上述各内插器的上述电容的容量值，通过由决定容量值用的控制信号进行接通及断开的开关群进行改变，扩大可对应的频率范围。
14.如权利要求13所述的时钟与数据恢复电路的时钟控制方法，其特征在于：
通过上述多个锁存电路的输出，在相位相互偏移的时钟跃变边缘，从对上述输入数据进行采样输出的全部或一部分中可自由选择作为输出数据输出。
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