CN1307566C

CN1307566C - 时钟及数据恢复电路

Info

Publication number: CN1307566C
Application number: CNB2003101026886A
Authority: CN
Inventors: 吴清延
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2003-10-29
Filing date: 2003-10-29
Publication date: 2007-03-28
Anticipated expiration: 2023-10-29
Also published as: CN1540528A

Abstract

本发明提供一种时钟及数据恢复电路，其依据一输入数据及一相关于该输入数据的参考时钟信号以产生一恢复时钟信号，该电路包括一用于依据该参考时钟信号产生M个相位不同的分离时钟信号的移相器、一用于依据该输入数据及该M个分离时钟信号产生一选择信号的数据取样器、一用于依据该选择信号输出二相邻的分离时钟信号及至少一插入时钟信号的原始相位选择器、一用于选择该二相邻分离时钟信号及该插入时钟信号中之一作为一选定时钟信号并输出的多工器、一相位检测器、以及一超前相位选择器。

Description

时钟及数据恢复电路

技术领域

本发明相关于一种串行数据传输系统(serial data communications)，特别涉及一种应用于串行数据传输系统中的时钟及数据恢复电路(clock anddata recovery circuit，CDR)。

背景技术

相较与并行数据传输系统(parallel data communications)相比较，串行数据传输系统具有体积小及传输距离远的优点。虽然串行数据传输系统的数据传输速率较并行数据传输系统的数据传输速率为慢，然而近年来，一些如USB1.1及USB2.0的串行数据传输装置已弥补传输速率较慢的缺点，其中USB1.1的数据传输速率可达12Mbps，而USB2.0的数据传输速率更可高达480Mbps。

请参阅图1为常规一串行数据传输系统的示意图。串行数据传输系统10包括一用于发送数据的发送器12、一连接到发送器12用于传输数据的串行总线14、及一用于接收串行总线14所传来的数据的接收器16。请参阅图2为串行数据传输系统10中发送器12的输出数据DATA_out及接收器16所接收到的输入数据DATA_in的波形图。由图2中可以看出接收器16所接收到的输入数据DATA_in不同步于发送器12所发送的输出数据DATA_out，亦即输入数据DATA_in的相位不同于输出数据DATA_out的相位，因此，接收器16内必需包括一时钟及数据恢复电路(以下简称CDR)20，以尽可能地对存在于输入数据DATA_in与输出数据DATA_out间的相位差进行调整，以实现正确地判定输入数据DATA_in。

图1中所显示的接收器16包括一用以加强信号的前端放大器18与一CDR20，其中CDR 20可为一兼具模拟型CDR的高数据传输速率及数字型CDR的低噪声干扰的优点的混合型CDR(hybrid)，CRD 20依据输入数据DATA_in以产生对应的恢复数据DATA_rd(recovery data)及恢复时钟信号CLK_rt(re-timeclock)。CDR 20包括一依据一参考时钟信号CLK_ref产生多个相位不同的分离时钟信号CLK_dis的移相器22(举例来说，移相器22产生24个相位不同的分离时钟信号CLK₀至CLK₃₄₅，换句话说，任二相邻的分离时钟信号CLK_dis间的相位差均等于十五度)、一用于计算输入数据DATA_in中由”0”变化至”1”的升沿(rising edge)数以决定开始取样的的计数器24、一接收该24个分离时钟信号CLK₀至CLK₃₄₅与输入数据DATA_in并据以输出一选择信号CS的数据取样器26(选择信号CS相关于输入数据DATA_in的升沿落于该24个分离时钟信号CLK₀至CLK₃₄₅中那两个相邻的分离时钟信号CLK_dis之间)、一电连接到数据取样器26的相位选择器28、一用于依据相位选择器28所输出的相位选择信号PS以对24个分离时钟信号CLK₀至CLK₃₄₅选择其一输出的多工器30、以及一用于依据多工器30所输出的选定时钟信号CLK_cs与输入数据DATA_in间的相位差来修正相位选择器28所输出的相位选择信号PS的相位检测器32。其中，移相器22的参考时钟信号CLK_ref的频率约等于发送器12所发送的输出数据DATA_out的频率。

请参阅图3为CDR 20中数据取样器26的内部电路图。数据取样器26包括24个D型触发器34，所有D型触发器34的时钟输入端CLK均电连接到输入数据DATA_in，而D型触发器34的信号输入端D分别电连接到移相器22所产生的分离时钟信号CLK₀至CLK₃₄₅。D型触发器34的信号输出端Q可显示出输入数据DATA_in的升沿落于该24个分离时钟信号CLK₀至CLK₃₄₅中那两个相邻的分离时钟信号之间。举例来说，若输入数据DATA_in的升沿落于分离时钟信号CLK₁₃₅及CLK₁₅₀之间，数据取样器26所输出的选择信号CS例如为003FFFx，代表对多工器30选择的分离时钟信号CLK_dis为CLK₁₅₀(或CLK₁₃₅)。

CDR 20的工作过程略述如下(在计数器24计算CDR 20所接收到的输入数据DATA_in中的升沿数大于一预定值后，即第二、三组数据以后较稳定下)：在判定输入数据DATA_in的升沿落于例如分离时钟信号CLK₁₃₅及分离时钟信号CLK₁₅₀之间后，数据取样器26产生对应于分离时钟信号CLK₁₅₀的选择信号CS(003FFFx)；之后，相位选择器28依据选择信号CS与相位检测器32所产生的校正信号CR，产生一相位选择信号PS，以控制多工器30输出分离时钟信号CLK₁₃₅、分离时钟信号CLK₁₅₀及分离时钟信号CLK₁₆₅中之一作为选定时钟信号CLK_cs；最后，输出于多工器30的选定时钟信号CLK_cs即为恢复时钟信号CLK_rt，而恢复时钟信号CLK_rt触发输入数据DATA_in的结果即为恢复数据DATArd。

由于移相器22产生的分离时钟信号CLK_dis传输至多工器30的过程中，难免会有相位的偏移，因此，多工器30实际上所输出的选定时钟信号CLK_cs仍与理想上对应于输入数据DATA_in的理想分离时钟信号CLK_ideal有差异，因此多工器30所输出的选定时钟信号CLK_cs并不见得就是输入数据DATA_in所真正对应的恢复时钟信号CLK_rt。而相位检测器32就是用于依据选定时钟信号CLK_cs与输入数据DATA_in间的相位关系，来进一步修正数据取样器26所输出的选择信号CS，而在相位选择器28上产生相位选择信号PS，以进一步控制多工器30输出选定时钟信号CLK_cs或选定时钟信号CLK_cs的前一或后一分离时钟信号CLK_dis。具体地说，若相位检测器32检测出选定时钟信号CLK_cs滞后于输入数据DATA_in，则相位检测器32所发出的校正信号CR会累加一在数据取样器26接下来所产生的选择信号CS以形成相位选择信号PS。举例来说，若多工器30所输出的分离时钟信号CLK₁₈₀(亦即选定时钟信号CLK_cs)滞后于输入数据DATA_in，则相位检测器32所发出的校正信号CR会累加一在数据取样器26所产生的选择信号CS以形成相位选择信号PS，亦即，若多工器30受控于数据取样器26依据接下来的输入数据DATA_in所产生的选择信号CS原本应输出分离时钟信号CLK₁₈₀，今由于校正信号CR的累加作用，而改输出分离时钟信号CLK₁₉₅。反之，若多工器30所输出的分离时钟信号CLK₁₈₀(亦即选定时钟信号CLK_cs)超前于输入数据DATA_in，则相位检测器32所发出的校正信号CR会累减一在数据取样器26所产生的选择信号CS以形成相位选择信号PS，亦即，若多工器30受控于数据取样器26依据接下来的输入数据DATA_in所产生的选择信号CS原本应输出分离时钟信号CLK₁₈₀，今由于校正信号CR的累减作用，而改输出分离时钟信号CLK₁₆₅。

就CDR 20而言，移相器22所产生的分离时钟信号CLK_dis的多少直接相关于输入数据DATA_in所能忍受的相位抖动(phase jitter)的大小，亦即，移相器22所产生的分离时钟信号CLK_dis越多，CDR 20所产生的恢复时钟信号CLK_rt就越同步于输入数据DATA_in，输入数据DATA_in就能忍受较大的相位抖动，而CDR 20所产生的恢复数据DATA_rd也就更正确，CDR 20所产生的恢复数据DATA_rd也对应地具有较低的位错误率(bit error rate，BER)。然而，为了能尽可能正确地判定输入数据DATA_in，CDR 20中的数据取样器26必需包括足够数量的D型触发器(或任何具有相位延迟电路实现)，而这些D型触发器不仅需占据CDR 20所在的积体电路非常大的面积外，这些D型触发器尚会消耗大量的功率。

发明内容

因此本发明的主要目的在于提供一种时钟及数据恢复电路，可降低数据取样器26内D型触发器数目，以解决常规技术的缺点。

本发明公开一种时钟及数据恢复电路，依据一输入数据及一相关于该输入数据的参考时钟信号，产生一恢复时钟信号，包括：一移相器，依据该参考时钟信号，产生M个相位不同的分离时钟信号；一数据取样器，依据该输入数据及该M个分离时钟信号，产生一选择信号；一原始(primary)相位选择器，依据该选择信号，输出二相邻的分离时钟信号及至少一插入(intervening)时钟信号，该插入时钟信号的相位介于该二相邻的分离时钟信号的相位之间，其中，该移相器与该原始相位选择器相连；一多工器，选择该二相邻分离时钟信号及该插入时钟信号中之一，作为一选定时钟信号并输出；一相位检测器，接收该选定时钟信号，作为该恢复时钟信号，若该恢复时钟信号超前或滞后该输入数据时，输出一超前校正信号；以及一超前相位选择器，接收该超前校正信号，送出该相位选择信号到该多工器，用以调整该选定时钟信号的选择，与一原始校正信号到该原始相位选择器，用以调整该二相邻的分离时钟信号及对应的至少一插入时钟信号。

由于本发明的时钟及数据恢复电路的移相器及数据取样器中仅需包括少量的D型触发器，在选择该选定时钟信号时所不足的时钟信号可通过插入二相邻的分离时钟信号的方式产生，因此，本发明的时钟及数据恢复电路具有较小的体积，当然也就只会消耗较少的功率。

附图说明

图1为常规一串行数据传输系统的示意图。

图2为图1所显示的串行数据传输系统中发送于一发送器的输出数据DATA_out及一接收器所接收到的输入数据DATA_in的波形图。

图3为图1所显示的串行数据传输系统中一CDR中的数据取样器的内部电路图。图4为本发明的优选实施例中一CDR的功能方块图。

图5为本发明的优选实施例中一数据取样器的电路图。

图6为本发明的优选实施例中一相位选择信号CS的变化示意图。

图7为本发明的CDR中原始相位选择器一优选实施的电路图。

附图符号说明

10 串行数据传输系统 12 发送器

14 串行总线 16 接收器

20、50 时钟及数据恢复电路 22、52 移相器

24、54 计数器 26、56 数据取样器

28 相位选择器 30、60 多工器

32、62 相位检测器 34 D型触发器

58 原始相位选择器 64 超前相位选择器

具体实施方式

本发明的优选实施例中的CDR的移相器所产生较少于常规数目的M个分离时钟信号CLK_dis，再从任二相邻的分离时钟信号CLK_dis，以插入方式引导出至少一插入时钟信号CLK_int，连同该二相邻的分离时钟信号CLK_dis以形成一组时钟信号，接着，再从该组时钟信号中选择一较为同步于一输入数据DATA_in的选定时钟信号CLK_cs。由于以插入方式引导出至少一插入时钟信号CLK_int只要一组共用电路就可实现，因此不需要如常规以大量D型触发器来实现数据取样器，因此可以大幅减少D型触发器数量及其所占体积，而使制造成本大幅降低。

请参阅图4为本发明的优选实施例中一CDR的功能方块图。CDR 50包括一移相器52、一电连接到移相器52的数据取样器56、一电连接到移相器52及数据取样器56的原始相位选择器58、一电连接到原始相位选择器58的多工器60、一电连接到多工器60的相位检测器62、一电连接到数据取样器56及相位检测器62的计数器54、及一电连接到多工器60、原始相位选择器58及相位检测器62的超前相位选择器64。

移相器52可为模拟式锁相环(analog phase-locked loop，APLL)或延迟锁相环(delay-locked loop，DLL)，依据一参考时钟信号CLK_ref产生多个相位不同的分离时钟信号CLK_dis，在本发明的优选实施例因使用插入方式产生分离时钟，所以移相器52可以降低到只产生8个相位不同的分离时钟信号CLK₀至CLK₃₁₅，即任二相邻的分离时钟信号CLK_dis间的相位差均等于45度。数据取样器56则依据输入数据DATA_in的升沿所在的位置产生选择信号CS。请参阅图5为本发明的优选实施例中CDR 50中数据取样器56的内部电路图，数据取样器56的结构相似于常规CDR 20中数据取样器26的结构，只是在此数据取样器56以输入数据DATA_in来取样较少的8个分离时钟信号CLK₀至CLK₃₁₅，以输出选择信号CS。此外，多工器60、相位检测器62及计数器54的功能分别相同于常规CDR 20中的多工器30、相位检测器32及计数器24的功能，所以在此不再赘述。

CDR 50的工作过程说明如下(在计数器54计算CDR 50所接收到的输入数据DATA_in中的升沿数大于一预定值，例如第二、三组数据以后，而输出于超前相位选择器64的原始校正信号CR_p及相位选择信号PS的预设值也均已设定完毕，此说明留待后述)：在判定输入数据DATA_in的升沿落于例如分离时钟信号CLK₁₃₅及分离时钟信号CLK₁₈₀之间后，数据取样器56产生对应于分离时钟信号CLK₁₈₀(或CLK₁₃₅)的选择信号CS；之后，原始相位选择器58依据选择信号CS与超前相位选择器64所产生的原始校正信号CR_p输出分离时钟信号CLK₁₃₅、分离时钟信号CLK₁₈₀(二相邻的分离时钟信号CLK_dis)及由分离时钟信号CLK₁₃₅及分离时钟信号CLK₁₈₀所插入出的分离时钟信号CLK₁₅₀及分离时钟信号CLK₁₆₅(CLK₁₅₀及CLK₁₆₅代表至少有一插入于该二相邻的分离时钟信号CLK_dis的插入时钟信号CLK_int)；多工器60依据超前相位选择器64所产生的相位选择信号PS，选择输出分离时钟信号CLK₁₃₅插入时钟信号CLK₁₅₀、插入时钟信号CLK₁₆₅及分离时钟信号CLK₁₈₀中之一作为选定时钟信号CLK_cs；最后，输出于多工器60的选定时钟信号CLK_cs即为恢复时钟信号CLK_rt，而恢复时钟信号CLK_rt触发输入数据DATA_in的结果即为恢复数据DATA_rd。

同样地，CDR 50中的相位检测器62也会依据选定时钟信号CLK_cs与输入数据DATA_in间的相位差以输出用于修正多工器60的输出选定时钟信号CLK_cs的相关信号，在本发明的优选实施例中，相位检测器62输出的修正相关信号为超前校正信号CR_a。

请参阅图6为本发明的优选实施例中相位选择信号CS的变化示意图。假设相位选择信号PS的预设值设定成10b，亦即多工器60依据相位选择信号PS(10b)输出该四个分离时钟信号CLK₁₃₅、CLK₁₅₀、CLK₁₆₅及CLK₁₈₀中第二超前的分离时钟信号CLK_dis(亦即分离时钟信号CLK₁₆₅)，若相位检测器62又检测出分离时钟信号CLK₁₆₅(亦即选定时钟信号CLK_cs)滞后于输入数据DATA_in相位检测器62就会输出一超前校正信号CR_a，使相位选择信号PS累加1(相位选择信号PS被校正成11b)，使多工器60改输出分离时钟信号CLK₁₃₅、CLK₁₅₀、CLK₁₆₅及CLK₁₈₀中最超前的分离时钟信号CLK_dis(亦即分离时钟信号CLK₁₈₀)；假设相位选择信号PS的预设值设定成10b，而相位检测器62又检测出分离时钟信号CLK₁₆₅(亦即选定时钟信号CLK_cs)超前于输入数据DATA_in，相位检测器62就会输出一超前校正信号CR_a，使相位选择信号PS累减1(相位选择信号PS被校正成01b)，使多工器60改输出分离时钟信号CLK₁₃₅、CLK₁₅₀、CLK₁₆₅及CLK₁₈₀中第三超前的分离时钟信号CLK_dis(亦即分离时钟信号CLK₁₅₀)。

若相位选择信号PS已达11b(再加上1则需进位)，而相位检测器62又检测出分离时钟信号CLK₁₈₀(亦即选定时钟信号CLK_cs)滞后于输入数据DATA_in，由于分离时钟信号CLK₁₃₅、CLK₁₅₀、CLK₁₆₅及CLK₁₈₀中已没有任何分离时钟信号CLK_dis超前于分离时钟信号CLK₁₈₀，因此，超前相位选择器64每当相位选择信号PS由11b进位至00b时，就会输出原始校正信号CR_p，使原始相位选择器58改输出分离时钟信号CLK₁₈₀、CLK₁₉₅、CLK₂₁₀及CLK₂₂₅至多工器60，不再输出分离时钟信号CLK₁₃₅、CLK₁₅₀、CLK₁₆₅及CLK₁₈₀至多工器60。由于此时的多工器60应输出分离时钟信号CLK₁₉₅(超前于分离时钟信号CLK₁₈₀)，所以相位选择信号PS此时应被设定成01b，而不是由11b进位1而得的00b。换句话说，当检测出相位选择信号PS需进位时，超前相位选择器64会将相位选择信号PS设定成01b。

反之，若相位选择信号PS已届00b(再减去1则需退位)，而相位检测器62又检测出分离时钟信号CLK₁₃₅(亦即选定时钟信号CLK_cs)超前于输入数据DATA_in，由于分离时钟信号CLK₁₃₅、CLK₁₅₀、CLK₁₆₅及CLK₁₈₀中已没有任何分离时钟信号CLK_dis滞后于分离时钟信号CLK₁₃₅,因此，超前相位选择器64每当相位选择信号PS由00b退位至11b时，就会输出原始校正信号CR_p，使原始相位选择器58改输出分离时钟信号CLK₉₀、CLK₁₀₅、CLK₁₂₀及CLK₁₃₅至多工器60不再输出分离时钟信号CLK₁₃₅、CLK₁₅₀、CLK₁₆₅及CLK₁₈₀至多工器60。由于此时的多工器60应输出分离时钟信号CLK₁₂₀(滞后于分离时钟信号CLK₁₃₅)，所以相位选择信号PS此时应被设定成10b，而不是由00b退位1而得的11b。换句话说，当检测出相位选择信号PS需退位时，超前相位选择器64会将相位选择信号PS设定成10b。当然，上述关于相位选择信号PS的进位、退位、以及重设(reset)等步骤也可依其它方式执行的。

请参阅图7的CDR中原始相位选择器58一优选实施电路图，两个不同分离时钟信号CLKdis1与CLKdis2，经由多个反相器组合形成原始相位选择器，其中中间的反相器A与B我们可以适当控制(W/L)加工比例，而达到我们想要的插入时钟信号CLK_int，在此以一个为例，实际可视情况而进行适当延伸得到多个插入时钟信号CLK_int。由于插入产生时钟信号CLK_int可大量产生，因此数据取样器56内用以产生分离时钟信号的D型触发器就可以大量减少。

与常规CDR 20相比较，本发明的CDR 50包括用于仅产生8个相位不同的分离时钟信号CLK₀至CLK₃₁₅的移相器52及包括仅内含8个D型触发器的数据取样器56，因此本发明的CDR 50具有较小的体积，当然也就消耗较少的功率。此外，本发明的CDR 50中的原始相位选择器58也可视需要以移相器52所产生的二相邻的分离时钟信号CLK_dis为基础而插入出多个插入时钟信号CLK_int，因此，本发明的CDR 50的使用弹性非常大。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等效变化与修改，均应属本发明的涵盖范围。

Claims

1.一种时钟及数据恢复电路，依据一输入数据及一相关于该输入数据的参考时钟信号，产生一恢复时钟信号，包括：

一移相器，依据该参考时钟信号，产生M个相位不同的分离时钟信号；

一数据取样器，依据该输入数据及该M个分离时钟信号，产生一选择信号；

一原始相位选择器，依据该选择信号，输出二相邻的分离时钟信号及至少一插入时钟信号，该插入时钟信号的相位介于该二相邻的分离时钟信号的相位之间，其中，该移相器与该原始相位选择器相连；

一多工器，选择该二相邻分离时钟信号及该插入时钟信号中之一，作为一选定时钟信号并输出；

一相位检测器，接收该选定时钟信号，作为该恢复时钟信号，若该恢复时钟信号超前或滞后该输入数据时，输出一超前校正信号；以及

一超前相位选择器，接收该超前校正信号，送出该相位选择信号到该多工器，用以调整该选定时钟信号的选择，与一原始校正信号到该原始相位选择器，用以调整该二相邻的分离时钟信号及对应的至少一插入时钟信号。

2.如权利要求1所述的时钟及数据恢复电路，其中该移相器为一模拟式锁相环。

3.如权利要求1所述的时钟及数据恢复电路，其中该移相器为一延迟锁相环。

4.如权利要求1所述的时钟及数据恢复电路，其中该数据取样器包括M个边沿触发的触发器，该输入数据输入于该M个边沿触发的触发器的时钟输入端，而该M个分离时钟信号分别输入于该M个边沿触发的触发器的数据输入端。

5.如权利要求4所述的时钟及数据恢复电路，其中该边沿触发的触发器，均为D型触发器。

6.如权利要求1所述的时钟及数据恢复电路，其中该恢复时钟信号可用以触发该输入数据以产生一恢复数据。

7.如权利要求1所述的时钟及数据恢复电路，还包括一计数器，连接该数据取样器与该相位检测器，用以确保该输入数据稳定，才输出到该数据取样器。

8.如权利要求1所述的时钟及数据恢复电路，其中该恢复时钟信号滞后该输入数据时，输出该超前校正信号为加一，该恢复时钟信号超前该输入数据时，输出该超前校正信号为减一。

9.如权利要求8所述的时钟及数据恢复电路，其中该超前相位选择器的相位选择信号根据该该超前校正信号而进行修正，当该相位选择信号在多工器所选择的二相邻分离时钟信号及该插入时钟信号，均滞后或超前该输入数据时，该超前相位选择器才输出该原始校正信号。

10.如权利要求8所述的时钟及数据恢复电路，其中该原始相位选择器由多个反相器构成，以该二相邻的分离时钟信号，使用不同宽长比加工比例的反相器，可形成至少一插入时钟信号。