CN114337661B - 基于pll电路的小数分频和动态移相系统 - Google Patents

Abstract

本申请提供了一种基于PLL电路的小数分频和动态移相系统，涉及集成电路技术领域。定时器中的每个时钟选择模块通过在第一控制信号的控制下，根据第i个时钟选择信号、第i个时钟信号、第i‑1个时钟信号、至少一个向前移位信号、至少一个向后移位信号和复位信号，输出N个第二控制信号中的第i个第二控制信号和第i个时钟选择模块对应的移位信号，以使PLL电路当前输出的时钟信号的相位切换为第i个时钟信号的相位。根据本申请实施例，能够提高重定时器进行时钟信号切换的灵活性，从而使得PLL输出的分频时钟信号更精准。

Description

基于PLL电路的小数分频和动态移相系统

技术领域

本申请涉及集成电路技术领域，尤其涉及一种基于PLL电路的小数分频和动态移相系统。

背景技术

目前，锁相环(phase-locked loop，PLL)被广泛地应用于集成电路中用于时钟信号的处理。在很多的场合，PLL的输出时钟信号除了需要有精准的频率以外，还需要有严格的相位要求来完成采样工作并使误码率达到最小。带有相位选择的使用环形压控振荡器(ringvco)的PLL结构中，环形压控振荡器一般可以产生6～16个不同相位的输出时钟，不同相位的时钟送到输出分频器并通过相位选择信号phase sel来选择输出相位，而输出频率通过整数分频信号div sel控制。在实际电路中，为了保证输出时钟信号有精准地频率和相位，通常会采用小数分频、动态移相的功能，那么分频器的输入时钟需要在环形压控振荡器输出的N个时钟信号之间动态切换。

目前，重定时器retimer能够保证分频器在时钟信号切换的过程中避免产生毛刺(glitch)。但是，相关技术中的retimer结构使得时钟信号切换的灵活性低，从而使得PLL输出的分频时钟信号精准度低。

发明内容

本申请实施例提供了一种基于PLL电路的小数分频和动态移相系统，能够提高retimer进行时钟信号切换的灵活性，从而使得PLL输出的分频时钟信号更精准。

第一方面，本申请实施例提供了基于PLL电路的小数分频和动态移相系统，包括：

重定时器，用于接收第一控制信号、复位信号、N个时钟选择信号和N个时钟信号，并根据所述第一控制信号、所述N个时钟选择信号和所述N个时钟信号输出N个第二控制信号；

信号选择器，与所述重定时器连接，用于接收所述N个时钟信号，并在所述N个第二控制信号中第i个第二控制信号为由第二电平切换为第一电平的情况下，当前输出的时钟信号切换为第i个时钟信号，以使所述PLL电路当前输出的时钟信号动态移相，并在所述第i个控制信号为第一电平的情况下，当前输出的时钟信号为所述第i个时钟信号；

输出分频器，与所述信号选择器连接，用于接收分频信号，并根据所述分频信号对所述第i个时钟信号进行小数分频后，输出小数分频时钟信号；

其中，所述重定时器包括N个相同的时钟选择模块；所述多个时钟选择模块中的第i个时钟选择模块用于接收所述N个时钟选择信号中的第i个时钟选择信号、所述N个时钟信号中的第i个时钟信号和第i-1个时钟信号、至少一个向前移位信号以及至少一个向后移位信号，并在所述第一控制信号的控制下，根据所述第i个时钟选择信号、所述第i个时钟信号、所述第i-1个时钟信号、至少一个向前移位信号、至少一个向后移位信号和所述复位信号，输出所述N个第二控制信号中的第i个第二控制信号和所述第i个时钟选择模块对应的移位信号，以使所述PLL电路当前输出的时钟信号的相位切换为所述第i个时钟信号的相位，其中，1≤i≤N；

所述至少一个向前移位信号为第i个时钟选择模块之前的时钟选择模块输出的移位信号，所述至少一个向后移位信号为第i个时钟选择模块之后的时钟选择模块输出的移位信号。

在一种可能的实现方式中，所述N个时钟选择模块中的每个时钟选择模块均包括第一控制单元、第二控制单元和第三控制单元，针对所述第i个时钟选择模块，其中，

所述第一控制单元用于接收所述第i个时钟选择信号、所述第i个时钟信号和所述第i-1个时钟信号，并根据所述第i个时钟选择信号、所述第i个时钟信号和所述第i-1个时钟信号，输出第一信号；

所述第二控制单元用于接收所述第一控制信号、所述至少一个向前移位信号和至少一个向后移位信号，并在所述第一控制信号的控制下，根据所述至少一个向前移位信号和所述至少一个向后移位信号，输出第二信号；

所述第三控制单元用于根据所述第一信号和所述第二信号，输出所述N个第二控制信号中的第i个第二控制信号。

在一种可能的实现方式中，在所述第i个时钟选择信号为第二电平的情况下，当所述第i个时钟信号和所述第i-1个时钟信号均为第二电平时，所述第i个第二控制信号由第二电平切换为第一电平。

在一种可能的实现方式中，在所述第i个时钟选择信号为第二电平，且所述第i个时钟信号和所述第i-1个时钟信号中的任意一个为第一电平的情况下，所述第i个第二控制信号为第一电平。

在一种可能的实现方式中，所述第一控制单元为三端输入或非门，所述第二控制单元为多端输入选择器。

在一种可能的实现方式中，所述多个时钟选择模块中的每个时钟选择模块均包括第一控制单元和复位单元；

所述第一控制单元用于接收所述第i个时钟选择信号、所述第i个时钟信号和所述第i-1个时钟信号，并根据所述第i个时钟选择信号、所述第i个时钟信号和所述第i-1个时钟信号，输出第一信号；

所述复位单元用于接收复位信号和所述第一信号，并根据所述复位信号和所述第一信号，输出所述第i个时钟选择模块对应的移位信号。

在一种可能的实现方式中，在所述第i个时钟选择信号为第一电平的情况下，当所述第i个时钟信号和所述第i-1个时钟信号均为第一电平时，所述移位信号由第一电平切换为第二电平。

在一种可能的实现方式中，所述第一控制单元为三端输入或非门，所述复位单元为与门。

在一种可能的实现方式中，所述第i个时钟选择模块用于接收所述N个时钟选择信号中的第i个时钟选择信号、所述N个时钟信号中的第i个时钟信号和第i-1个时钟信号、所述N个时钟选择模块中第i-1个时钟选择模块输出的移位信号和所述N个时钟选择模块中第i+1个时钟选择模块输出的移位信号；

在所述第一控制信号为第一电平的情况下，根据所述第i个时钟选择信号、所述第i个时钟信号、所述第i-1个时钟信号、所述第i-1个时钟选择模块输出的移位信号、所述第i+1个时钟选择模块输出的移位信号和所述复位信号，输出所述N个第二控制信号中的第i个第二控制信号和所述第i个时钟选择模块对应的移位信号，以使所述PLL电路当前输出的第i-1个时钟信号的相位切换为所述第i个时钟信号的相位；

在所述第一控制信号为第二电平的情况下，根据所述第i个时钟选择信号、所述第i个时钟信号、所述第i-1个时钟信号、所述第i-1个时钟选择模块输出的移位信号、所述第i+1个时钟选择模块输出的移位信号和所述复位信号，输出所述N个第二控制信号中的第i个第二控制信号和所述第i个时钟选择模块对应的移位信号，以使所述PLL电路当前输出的第i+1个时钟信号的相位切换为所述第i个时钟信号的相位。

在一种可能的实现方式中，所述第i个时钟选择模块用于接收所述N个时钟选择信号中的第i个时钟选择信号、所述N个时钟信号中的第i个时钟信号和第i-1个时钟信号、所述N个时钟选择模块中第i-1个时钟选择模块输出的移位信号、所述N个时钟选择模块中第i+1个时钟选择模块输出的移位信号、所述第N个时钟选择模块中第i+2个时钟选择模块输出的移位信号；

在所述第一控制信号为第一二进制数的情况下，根据所述第i个时钟信号、所述第i-1个时钟信号、所述第i-1个时钟选择模块输出的移位信号、所述第i+1个时钟选择模块输出的移位信号、第i+2个时钟选择模块输出的移位信号和所述复位信号的控制下，输出所述N个第二控制信号中的第i个第二控制信号和所述第i个时钟选择模块对应的移位信号，以使所述PLL电路当前输出的第i-1个时钟信号的相位切换为所述第i个时钟信号的相位；

在所述第一控制信号为第二二进制数的情况下，根据所述第i个时钟信号、所述第i-1个时钟信号、所述第i-1个时钟选择模块输出的移位信号、所述第i+1个时钟选择模块输出的移位信号、第i+2个时钟选择模块输出的移位信号和所述复位信号的控制下，输出所述N个第二控制信号中的第i个第二控制信号和所述第i个时钟选择模块对应的移位信号，以使所述PLL电路当前输出的第i-1个时钟信号的相位切换为所述第i-2个时钟信号的相位；

在所述第一控制信号为第三二进制数或第四二进制数的情况下，根据所述第i个时钟信号、所述第i-1个时钟信号、所述第i-1个时钟选择模块输出的移位信号、所述第i+1个时钟选择模块输出的移位信号、第i+2个时钟选择模块输出的移位信号和所述复位信号的控制下，输出所述N个第二控制信号中的第i个第二控制信号和所述第i个时钟选择模块对应的移位信号，以使所述PLL电路当前输出的第i-1个时钟信号的相位切换为所述第i+1个时钟信号的相位。

本申请实施例提供的基于PLL电路的小数分频和动态移相系统，重定时器中的每个时钟选择模块通过在第一控制信号的控制下，根据第i个时钟选择信号、第i个时钟信号、第i-1个时钟信号、至少一个向前移位信号、至少一个向后移位信号和复位信号，输出N个第二控制信号中的第i个第二控制信号和第i个时钟选择模块对应的移位信号，以使PLL电路当前输出的时钟信号的相位切换为第i个时钟信号的相位，其中，i≥N，N为正整数，i＝1时，i-1为N；至少一个向前移位信号为第i个时钟选择模块之前的时钟选择模块输出的移位信号，至少一个向后移位信号为第i个时钟选择模块之后的时钟选择模块输出的移位信号，从而能够提高重定时器进行时钟信号切换的灵活性，从而使得PLL输出的分频时钟信号更精准。

附图说明

图1示出了本申请实施例提供的一种PLL电路的结构示意图；

图2示出了本申请实施例提供的PLL电路中的分频器的结构示意图；

图3示出了本申请实施例提供的基于PLL电路的小数分频和动态移相系统的结构示意图；

图4示出了本申请实施例提供的一种重定时器的结构示意图；

图5示出了本申请实施例提供的另一种重定时器的结构示意图；

图6示出了本申请实施例提供的基于PLL电路的小数分频和动态移相系统输出的时钟信号进行向后移相的时序示意图；

图7示出了本申请实施例提供的一种基于PLL电路的小数分频和动态移相系统输出的时钟信号进行向前移相的时序示意图；

图8示出了本申请实施例提供的又一种重定时器的结构示意图。

具体实施方式

为了使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本申请实施例中的技术方案进行描述。

在本申请实施例的描述中，“示例性的”、“例如”或者“举例来说”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”、“例如”或者“举例来说”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”、“例如”或者“举例来说”等词旨在以具体方式呈现相关概念。

在本申请实施例的描述中，术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，单独存在B，同时存在A和B这三种情况。另外，除非另有说明，术语“多个”的含义是指两个或两个以上。例如，多个系统是指两个或两个以上的系统，多个屏幕终端是指两个或两个以上的屏幕终端。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

目前，PLL被广泛地应用于集成电路中用于时钟信号的处理。在很多的场合，PLL的输出时钟信号除了需要有精准的频率以外，还需要有严格的相位要求来完成采样工作并使误码率达到最小。带有相位选择的使用环形压控振荡器的PLL结构如图1所示，PLL包括鉴频鉴相器(Phase-frequency detector，PFD)11、电荷泵(Charge pump，CP)12、低通滤波器(Low-pass Filter，LPF)13、环形压控振荡器(ring-VCO)14和分频器(Dividers，DIV)15。其中，分频器15的结构如图2所示，分频器包括触发器(CTRL)21、重定时器(retimer)22、选择器(MUX)23和输出分频器(output-DIV)24。其中，触发器21用于接收分频控制信号和移相控制信号，分频控制信号用于指示当前输出的时钟信号需要进行分频处理并指示分频的频率，移相控制信号用于指示当前输出的时钟信号需要进行移相处理并指示移相的相位。触发器21还用接收时钟信号CLK，并生成N个时钟选择信号。其中，时钟选择信号用于指示PLL输出的时钟信号的进行移相的相位对应的时钟信号。重定时器根据N个时钟选择信号outn[N：1]和环形压控振荡器输出的N个时钟信号CKVCO[N：1]，输出使能信号sel[N：1]。选择器23根据使能信号sel[N：1]，从N个时钟信号CKVCO[N：1]确定需要输出的时钟信号，从而完成时钟信号的切换。

相关技术中的重定时器由N个相同的模块组成，每个模块输出对应CKVCO时钟的使能信号SEL。当SEL为高电平时，对应的CKVCO时钟被送到输出分频器。具体地，outn[N：1]是各时钟的原始使能信号，每次只有一个是低电平，其它都是高电平。如果把outn信号直接接到选择器的选择端，当outn[N：1]切换时，因为outn和CKVCO是异步的，有可能会使输出时钟产生毛刺。以第一个模块举例，假设原来outn[N]是0，其它都是1。当outn[1]变成0，outn[N]变成1，表示系统希望当前输出的时钟信号CKVCO[N]切换为CKVCO[1]，那么只有当CKVCO[N]和CKVCO[1]都为低电平时，sel[1]才会被切换成高电平。同时sel[N]被切换成低电平，在选择器中改送CKVCO[1]给输出分频器。

但是，上述重定时器仅能够对相邻的两个信号进行切换，且切换的方向也是固定的，例如，将当前输出的时钟信号CKVCO[N]切换为CKVCO[1]，即为向后切换相位。将当前输出的时钟信号CKVCO[1]切换为CKVCO[N]，即为向前切换相位。因此，当前重定时器进行时钟信号切换的灵活性低，影响PLL输出的分频时钟信号的精准度。

本申请实施例提供了一种基于PLL电路的小数分频和动态移相系统，能够提高重定时器进行时钟信号切换的灵活性，从而使得PLL输出的分频时钟信号更精准。

图3是本申请实施例提供的基于PLL电路的小数分频和动态移相系统。如图3所示，本申请实施例提供的基于PLL电路的小数分频和动态移相系统可以包括重定时器31、信号选择器32和输出分频器33。

重定时器31用于接收第一控制信号dir、复位信号reset、N个时钟选择信号outn[N：1]和N个时钟信号CKVCO[N：1]。根据第一控制信号dir、N个时钟选择信号outn[N：1]和N个时钟信号CKVCO[N：1]输出N个第二控制信号sel[N：1]。

N个时钟选择信号outn[N：1]与N个时钟信号分别为一一对应关系，例如，时钟选择信号outn[N]对应时钟信号CKVCO[N]，时钟选择信号outn[1]对应时钟信号CKVCO[1]。N个时钟选择信号outn[N：1]仅有一个时钟选择信号用于指示该时钟选择信号对应的时钟信号为被选中的信号，也即需要将PLL电路当前输出的时钟信号切换为该时钟选择信号对应的时钟信号。例如，N个时钟选择信号outn[N：1]中电平为低电平的时钟选择信号用于指示该时钟选择信号对应的时钟信号为被选中的信号。又例如，N个时钟选择信号outn[N：1]中，时钟选择信号outn[1]为低电平，则时钟信号CKVCO[1]为被选中的信号，PLL电路当前输出的时钟信号需要切换为时钟信号CKVCO[1]。在这里，当N个时钟选择信号outn[N：1]中第i个时钟选择信号outn[i]用于指示该时钟选择信号outn[i]对应的第i个时钟信号CKVCO[i]为被选中的信号，即第i个时钟选择信号outn[i]为第二电平时，N个时钟选择信号outn[N：1]中的其他时钟选择信号用于表示其对应的时钟信号未被选中，即N个时钟选择信号outn[N：1]中的其他时钟选择信号均为第一电平。

第一控制信号dir用于指示PLL电路当前输出的时钟信号进行移相的方向。例如在dir为高电平情况下，PLL下次切换时钟的方向是向后；在dir为低电平的情况下，PLL下次切换时钟的方向是向前。

重定时器在第一控制信号dir和时钟选择信号的控制下，能够生成N个第二控制信号sel[N：1]。N个第二控制信号sel[N：1]与N个时钟信号分别是一一对应的关系，用于指示进行动态移相的方向和PLL电路当前输出的时钟信号所要切换的时钟信号。例如，N个第二控制信号sel[N：1]中第二控制信号sel[1]由低电平切换为高电平，则将PLL电路当前输出的时钟信号切换为时钟信号CKVCO[1]。需要说明的是，N个第二控制信号sel[N：1]中第二控制信号sel[i]为第一电平的情况下，则N个第二控制信号sel[N：1]中的其他第二控制信号均为第二电平。

其中，重定时器包括N个相同的时钟选择模块；多个时钟选择模块中的第i个时钟选择模块用于接收N个时钟选择信号outn[N：1]中的第i个时钟选择信号outn[i]、N个时钟信号CKVCO[N：1]中的第i个时钟信号CKVCO[i]和第i-1个时钟信号CKVCO[i-1]、至少一个向前移位信号以及至少一个向后移位信号。在这里，至少一个向前移位信号为第i个时钟选择模块之前的时钟选择模块输出的移位信号，至少一个向后移位信号为第i个时钟选择模块之后的时钟选择模块输出的移位信号。例如，如图3所示，第一个时钟选择模块接收的向前移位信号可以是第N个时钟选择模块输出的移位信号EN[N]和第2个时钟选择模块输出的移位信号EN[2]。需要说明的是，图3中每个时钟选择模块接收的移位信号仅作为示例，不构成具体限定。

在第一控制信号dir的控制下，根据第i个时钟选择信号outn[i]、第i个时钟信号CKVCO[i]、第i-1个时钟信号CKVCO[i-1]、至少一个向前移位信号、至少一个向后移位信号和复位信号reset，输出N个第二控制信号中的第i个第二控制信号sel[i]和第i个时钟选择模块对应的移位信号EN[i]，以使PLL电路当前输出的时钟信号的相位切换为第i个时钟信号CKVCO[i]的相位，其中，1≤i≤N，N为正整数。

信号选择器32与重定时器31连接，用于接收N个时钟信号，并在N个第二控制信号中第i个第二控制信号sel[i]为第一电平的情况下，将当前输出的时钟信号切换为第i个时钟信号CKVCO[i]，以使PLL电路当前输出的时钟信号动态移相。其中，第一电平可以是高电平。

如此，重定时器能够根据第一控制信号控制相位切换的方向，从而提高重定时器进行时钟信号的相位切换的灵活性。

输出分频器33信号选择器33连接，用于接收分频信号div-sel，并根据分频信号div-sel对第i个时钟信号CKVCO[i]进行整数分频后，输出小数分频时钟信号CLKout。在这里，输出分频器能够根据分频信号div-sel确定分频的倍数，从而对第i个时钟信号CKVCO[i]进行分频。

在一些实施例中，如图4所示，N个时钟选择模块中的每个时钟选择模块均包括第一控制单元41、第二控制单元42和第三控制单元43。

针对第i个时钟选择模块中的第一控制单元41，用于接收第i个时钟选择信号、第i个时钟信号和第i-1个时钟信号，并根据第i个时钟选择信号、第i个时钟信号和第i-1个时钟信号，输出第一信号。其中，第一信号属于中间传递的信号。第二控制单元用于接收第一控制信号、至少一个向前移位信号和至少一个向后移位信号，并在第一控制信号的控制下，根据至少一个向前移位信号和至少一个向后移位信号，输出第二信号；第三控制单元用于根据第一信号和第二信号，输出N个第二控制信号中的第i个第二控制信号。

第一控制单元能够使得在时钟切换时，避免出现毛刺。例如，第一控制单元在第i个时钟选择信号为第二电平，且直至第i个时钟信号和第i-1个时钟信号均为第二电平的情况下，第一信号从第二电平切换为第一电平，从而控制第三控制单元输出的第二控制信号从第二电平切换为第一电平。

在第i个时钟选择信号为第二电平的情况下，为了保持第三控制单元输出的第二控制信号为第一电平，第二控制单元根据第一控制信号、至少一个向前移位信号和至少一个向后移位信号，输出电平状态为第二电平的第二信号，第三控制单元在第一信号和第二信号的控制下，保持第i个第二控制信号为第一电平。

如此，即使在第i个时钟选择信号从第二电平切换成第一电平后，在第i个第二控制信号从第二电平变为第一电平之前，第i个第二控制信号依然能够保持电平状态为第一电平。

例如，当前outn[1]为0，其他outn为1，sel[1]和en[1]都是1，表示系统当前选中了CKVCO[1]。对于第一个时钟选择模块来说，第一信号是1，第二信号是0。假设dir＝1，在某个时刻，outn[1]变成1，outn[2]变成0，表示系统希望切换到CKVCO[2]。对于第二个时钟选择模块，outn[2]变成0，在CKVCO[1]和CKVCO[2]都变成0之前，第一信号维持0，sel[2]和en[2]也维持0。在这期间在第一个时钟选择模块里，outn[1]变成1，第一信号变成0，但因为en[2]还是0，所以第二信号还维持0，sel[1]将维持1。直到CKVCO[1]和CKVCO[2]都变成0，第二模块的第一信号变成1，sel[2]和en[2]变成1。同时，因为en[2]变成1，第一个时钟选择模块中的第二信号变成1，导致sel[1]变成0。至此，sel[1]变成0，sel[2]变成1，完成了一次相后切换。

在一些实施例中，如图4所示，每个时钟选择模块还包括复位单元44，其中，复位单元用于接收复位信号和第一信号，并根据复位信号和第一信号，输出移位信号。第i个时钟选择模块输出的移位信号为第一电平的情况下，用于指示第i个时钟信号未被释放，也即当前PLL输出的时钟信号为第i个时钟信号。

在一些实施例中，如图5所示，本申请实施例提供的第一控制单元51可以是三输入或非门、第二控制单元52可以是多端输入选择器。其中，多端输入选择器至少有两个输入端口，从而可以设置相位移动的位数。第三控制单元53可以包括锁存器和反相器。复位单元54可以是或门。图5中第二控制单元52为两端输入选择器，在这里仅作为示例，不作为具体限定，N可以是任意正整数。

如此，相位切换的方向以及相位切换的位数均可以有多种选择，从而提高retimer进行时钟信号切换的灵活性，从而使得PLL输出的分频时钟信号更精准。

示例性地，本申请实施例提供的基于PLL电路的小数分频和动态移相系统可以控制PLL电路输出的时钟信号的相位向前移相一位或向后移相一位，例如，当前PLL电路输出的时钟信号是第i-1个时钟信号时，基于PLL电路的小数分频和动态移相系统能够控制PLL电路输出的时钟信号由第i-1个时钟信号切换为第i-2个时钟信号，或由第i-1个时钟信号切换为第i个时钟信号。

如图5所示，第i个时钟选择模块用于接收N个时钟选择信号中的第i个时钟选择信号、N个时钟信号中的第i个时钟信号和第i-1个时钟信号、N个时钟选择模块中第i-1个时钟选择模块输出的移位信号和N个时钟选择模块中第i+1个时钟选择模块输出的移位信号；

在第一控制信号为第一电平的情况下，根据第i个时钟选择信号、第i个时钟信号、第i-1个时钟信号、第i-1个时钟选择模块输出的移位信号、第i+1个时钟选择模块输出的移位信号和复位信号，输出N个第二控制信号中的第i个第二控制信号和第i个时钟选择模块对应的移位信号，以使PLL电路当前输出的第i-1个时钟信号的相位切换为第i个时钟信号的相位；

在第一控制信号为第二电平的情况下，根据第i个时钟选择信号、第i个时钟信号、第i-1个时钟信号、第i-1个时钟选择模块输出的移位信号、第i+1个时钟选择模块输出的移位信号和复位信号，输出N个第二控制信号中的第i个第二控制信号和第i个时钟选择模块对应的移位信号，以使PLL电路当前输出的第i+1个时钟信号的相位切换为第i个时钟信号的相位。

示例性地，本申请实施例提供的基于PLL电路的小数分频和动态移相系统可以控制PLL电路输出的时钟信号的相位向前移相一位，向后移相一位或向后移相两位，例如，当前PLL电路输出的时钟信号是第i-1个时钟信号时，基于PLL电路的小数分频和动态移相系统能够控制PLL电路输出的时钟信号由第i-1个时钟信号切换为第i-2个时钟信号，或由第i-1个时钟信号切换为第i个时钟信号，或由第i-1个时钟信号切换为第i+1个时钟信号。

如图6所示，基于图5对应的实施例，在t1时刻之前，OUTN[N：1]里只有OUTN[N]为低电平，SEL[N：1]里SEL[N]为高电平，表示PLL电路中分频器中的信号选择器Mux当前选择CKVCO[N]作为输出分频器的时钟源。系统需要把相位推向后面，dir信号给高电平，第N个选择器、第1个选择器和第2个选择器分别选择EN[1]、EN[2]、EN[3]。t1时刻，OUTN[N]变为高电平，OUTN[1]变为低电平。为防止毛刺的产生，retimer电路要等到CKVCO[N]和CKVCO[1]都变成低电平后才把SEL[1]拉成高电平，同时SEL[N]变成低电平。因为CKVCO[N]和CKVCO[1]在t1时刻都是低电平，所以从一个切换到另一个不会带来毛刺。t2时刻，OUTN[1]变成高电平，OUTN[2]变成低电平，retimer电路等到CKVCO[1]和CKVCO[2]都变成低电平后才把SEL[2]拉成高电平，同时SEL[1]变成低电平，这样输出的时钟从CKVCO[1]又无毛刺地切换到CKVCO[2]。

如图7所示，基于图5对应的实施例，最开始OUTN[N：1]里只有OUTN[2]为低电平，SEL[N：1]中SEL[2]为高电平，表示后面的PLL电路中分频器中的信号选择器Mux当前选择CKVCO[2]作为输出分频器的时钟源。系统需要把相位拉向前面，dir信号给低电平，第N个选择器、第1个选择器和第2个选择器分别选择EN[N-1]、EN[N]、EN[1]。t3时刻，OUTN[2]变为高电平，OUTN[1]变为低电平。为防止毛刺的产生，retimer电路要等到CKVCO[1]和CKVCO[2]都变成低电平后才把SEL[1]拉成高电平，同时SEL[2]变成低电平。因为CKVCO[1]和CKVCO[2]在t3时刻都是低电平，所以从CKVCO[2]切换到CKVCO[1]不会带来毛刺。t4时刻，OUTN[1]变成高电平，OUTN[N]变成低电平，retimer电路等到CKVCO[N]和CKVCO[1]都变成低电平后才把SEL[N]拉成高电平，同时SEL[1]变成低电平，这样输出时钟从CKVCO[1]又无毛刺地切换到CKVCO[N]。

如图8所示，第i个时钟选择模块用于接收N个时钟选择信号中的第i个时钟选择信号、N个时钟信号中的第i个时钟信号和第i-1个时钟信号、N个时钟选择模块中第i-1个时钟选择模块输出的移位信号、N个时钟选择模块中第i+1个时钟选择模块输出的移位信号、第N个时钟选择模块中第i+2个时钟选择模块输出的移位信号；

在第一控制信号为第一二进制数的情况下，根据第i个时钟信号、第i-1个时钟信号、第i-1个时钟选择模块输出的移位信号、第i+1个时钟选择模块输出的移位信号、第i+2个时钟选择模块输出的移位信号和复位信号的控制下，输出N个第二控制信号中的第i个第二控制信号和第i个时钟选择模块对应的移位信号，以使PLL电路当前输出的第i-1个时钟信号的相位切换为第i个时钟信号的相位；

在第一控制信号为第二二进制数的情况下，根据第i个时钟信号、第i-1个时钟信号、第i-1个时钟选择模块输出的移位信号、第i+1个时钟选择模块输出的移位信号、第i+2个时钟选择模块输出的移位信号和复位信号的控制下，输出N个第二控制信号中的第i个第二控制信号和第i个时钟选择模块对应的移位信号，以使PLL电路当前输出的第i-1个时钟信号的相位切换为第i-2个时钟信号的相位；

在第一控制信号为第三二进制数或第四二进制数的情况下，根据第i个时钟信号、第i-1个时钟信号、第i-1个时钟选择模块输出的移位信号、第i+1个时钟选择模块输出的移位信号、第i+2个时钟选择模块输出的移位信号和复位信号的控制下，输出N个第二控制信号中的第i个第二控制信号和第i个时钟选择模块对应的移位信号，以使PLL电路当前输出的第i-1个时钟信号的相位切换为第i+1个时钟信号的相位。

例如，如图8所示，以第N个时钟选择模块为例第一控制信号dir包括两位字符，即dir[1]和dir[0]。当第一控制信号dir为00时，则多端输入选择器mux输出的信号为EN[N-1]；当第一控制信号dir为01时，则多端输入选择器mux输出的信号为EN[1]；当第一控制信号dir为11或10时，则多端输入选择器mux输出的信号为EN[2]。

还需要说明的是，本申请中提及的示例性实施例，基于一系列的步骤或者装置描述一些方法或系统。但是，本申请不局限于上述步骤的顺序，也就是说，可以按照实施例中提及的顺序执行步骤，也可以不同于实施例中的顺序，或者若干步骤同时执行。

以上所述，仅为本申请的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。

Claims (10)

1.一种基于PLL电路的小数分频和动态移相系统，其特征在于，包括：

重定时器，用于接收第一控制信号、复位信号、N个时钟选择信号和N个时钟信号，并根据所述第一控制信号、所述复位信号、所述N个时钟选择信号和所述N个时钟信号输出N个第二控制信号；

信号选择器，与所述重定时器连接，用于接收所述N个时钟信号，并在所述N个第二控制信号中第i个第二控制信号为由第二电平切换为第一电平的情况下，当前输出的时钟信号切换为第i个时钟信号，以使所述PLL电路当前输出的时钟信号动态移相，并在所述第i个控制信号为第一电平的情况下，当前输出的时钟信号为所述第i个时钟信号；

输出分频器，与所述信号选择器连接，用于接收分频信号，并根据所述分频信号对所述第i个时钟信号进行小数分频后，输出小数分频时钟信号；

其中，所述重定时器包括N个相同的时钟选择模块；所述多个时钟选择模块中的第i个时钟选择模块用于接收所述N个时钟选择信号中的第i个时钟选择信号、所述N个时钟信号中的第i个时钟信号和第i-1个时钟信号、至少一个向前移位信号以及至少一个向后移位信号，并在所述第一控制信号的控制下，根据所述第i个时钟选择信号、所述第i个时钟信号、所述第i-1个时钟信号、至少一个向前移位信号、至少一个向后移位信号和所述复位信号，输出所述N个第二控制信号中的第i个第二控制信号和所述第i个时钟选择模块对应的移位信号，以使所述PLL电路当前输出的时钟信号的相位切换为所述第i个时钟信号的相位，其中，1≤i≤N；

所述至少一个向前移位信号为第i个时钟选择模块之前的时钟选择模块输出的移位信号，所述至少一个向后移位信号为第i个时钟选择模块之后的时钟选择模块输出的移位信号。

2.根据权利要求1所述的系统，其特征在于，所述N个时钟选择模块中的每个时钟选择模块均包括第一控制单元、第二控制单元和第三控制单元，针对所述第i个时钟选择模块，其中，

所述第一控制单元用于接收所述第i个时钟选择信号、所述第i个时钟信号和所述第i-1个时钟信号，并根据所述第i个时钟选择信号、所述第i个时钟信号和所述第i-1个时钟信号，输出第一信号；

所述第二控制单元用于接收所述第一控制信号、所述至少一个向前移位信号和至少一个向后移位信号，并在所述第一控制信号的控制下，根据所述至少一个向前移位信号和所述至少一个向后移位信号，输出第二信号；

所述第三控制单元用于根据所述第一信号和所述第二信号，输出所述N个第二控制信号中的第i个第二控制信号。

3.根据权利要求2所述的系统，其特征在于，

在所述第i个时钟选择信号为第二电平的情况下，当所述第i个时钟信号和所述第i-1个时钟信号均为第二电平时，所述第i个第二控制信号由第二电平切换为第一电平。

4.根据权利要求2所述的系统，其特征在于，

在所述第i个时钟选择信号为第二电平，且所述第i个时钟信号和所述第i-1个时钟信号中的任意一个为第二电平的情况下，所述第i个第二控制信号为第一电平。

5.根据权利要求2所述的系统，其特征在于，所述第一控制单元为三端输入或非门，所述第二控制单元为多端输入选择器。

6.根据权利要求1所述的系统，其特征在于，所述多个时钟选择模块中的每个时钟选择模块均包括第一控制单元和复位单元；

所述第一控制单元用于接收所述第i个时钟选择信号、所述第i个时钟信号和所述第i-1个时钟信号，并根据所述第i个时钟选择信号、所述第i个时钟信号和所述第i-1个时钟信号，输出第一信号；

所述复位单元用于接收复位信号和所述第一信号，并根据所述复位信号和所述第一信号，输出所述第i个时钟选择模块对应的移位信号。

7.根据权利要求6所述的系统，其特征在于，在所述第i个时钟选择信号为第一电平的情况下，当所述第i个时钟信号和所述第i-1个时钟信号均为第一电平时，所述移位信号由第一电平切换为第二电平。

8.根据权利要求6所述的系统，其特征在于，所述第一控制单元为三端输入或非门，所述复位单元为与门。

9.根据权利要求1所述的系统，其特征在于，所述第i个时钟选择模块用于接收所述N个时钟选择信号中的第i个时钟选择信号、所述N个时钟信号中的第i个时钟信号和第i-1个时钟信号、所述N个时钟选择模块中第i-1个时钟选择模块输出的移位信号和所述N个时钟选择模块中第i+1个时钟选择模块输出的移位信号；

在所述第一控制信号为第一电平的情况下，根据所述第i个时钟选择信号、所述第i个时钟信号、所述第i-1个时钟信号、所述第i-1个时钟选择模块输出的移位信号、所述第i+1个时钟选择模块输出的移位信号和所述复位信号，输出所述N个第二控制信号中的第i个第二控制信号和所述第i个时钟选择模块对应的移位信号，以使所述PLL电路当前输出的第i-1个时钟信号的相位切换为所述第i个时钟信号的相位；

在所述第一控制信号为第二电平的情况下，根据所述第i个时钟选择信号、所述第i个时钟信号、所述第i-1个时钟信号、所述第i-1个时钟选择模块输出的移位信号、所述第i+1个时钟选择模块输出的移位信号和所述复位信号，输出所述N个第二控制信号中的第i个第二控制信号和所述第i个时钟选择模块对应的移位信号，以使所述PLL电路当前输出的第i+1个时钟信号的相位切换为所述第i个时钟信号的相位。

10.根据权利要求1所述的系统，其特征在于，所述第i个时钟选择模块用于接收所述N个时钟选择信号中的第i个时钟选择信号、所述N个时钟信号中的第i个时钟信号和第i-1个时钟信号、所述N个时钟选择模块中第i-1个时钟选择模块输出的移位信号、所述N个时钟选择模块中第i+1个时钟选择模块输出的移位信号、所述第N个时钟选择模块中第i+2个时钟选择模块输出的移位信号；

在所述第一控制信号为第一二进制数的情况下，根据所述第i个时钟信号、所述第i-1个时钟信号、所述第i-1个时钟选择模块输出的移位信号、所述第i+1个时钟选择模块输出的移位信号、第i+2个时钟选择模块输出的移位信号和所述复位信号的控制下，输出所述N个第二控制信号中的第i个第二控制信号和所述第i个时钟选择模块对应的移位信号，以使所述PLL电路当前输出的第i-1个时钟信号的相位切换为所述第i个时钟信号的相位；

在所述第一控制信号为第二二进制数的情况下，根据所述第i个时钟信号、所述第i-1个时钟信号、所述第i-1个时钟选择模块输出的移位信号、所述第i+1个时钟选择模块输出的移位信号、第i+2个时钟选择模块输出的移位信号和所述复位信号的控制下，输出所述N个第二控制信号中的第i个第二控制信号和所述第i个时钟选择模块对应的移位信号，以使所述PLL电路当前输出的第i-1个时钟信号的相位切换为所述第i-2个时钟信号的相位；

在所述第一控制信号为第三二进制数或第四二进制数的情况下，根据所述第i个时钟信号、所述第i-1个时钟信号、所述第i-1个时钟选择模块输出的移位信号、所述第i+1个时钟选择模块输出的移位信号、第i+2个时钟选择模块输出的移位信号和所述复位信号的控制下，输出所述N个第二控制信号中的第i个第二控制信号和所述第i个时钟选择模块对应的移位信号，以使所述PLL电路当前输出的第i-1个时钟信号的相位切换为所述第i+1个时钟信号的相位。