CN1630195A

CN1630195A - 调频电路

Info

Publication number: CN1630195A
Application number: CNA2004101013467A
Authority: CN
Inventors: 江渊刚志; 吉河武文; 有马幸生
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-12-19
Filing date: 2004-12-17
Publication date: 2005-06-22
Anticipated expiration: 2024-12-17
Also published as: US20050135505A1; CN100345378C; JP2005184488A; JP4376611B2; US7233215B2

Abstract

一种调频电路，包括：相移部分，用于接收由其间具有预定相差的多个时钟信号组成的多相时钟信号和移动多相时钟信号的相位；时钟选择部分，用于选择构成从相移部分输出的多相时钟信号的时钟信号；以及调制控制部分，用于控制相移部分和时钟选择部分，以便从时钟选择部分输出具有频率不同于输入相移部分中的多相时钟信号的频率的时钟信号。

Description

调频电路

相关申请的交叉引用

本申请要求2003年12月19日在日本申请的专利申请号2003-422652的优先权，其全部内容通过参考引入本申请。

技术领域

本发明涉及调频电路，更具体地涉及当调制率(percentagemodulation)小时可以精确地执行调频的调频电路。

背景技术

在由Serial ATA代表的接口标准中，为了减小电磁干扰(EMI)推荐扩频谱时钟(SSC)(参见Serial ATA Workgroup，“Serial ATA：High Speed Serialized AT Attachment”，Revision 1.Oa 2003年1月7日，pp.83-85)。

图18a是示出了Serial ATA标准中根据SSC的时钟频率变化的曲线图。图18B示出了在Serial ATA标准中根据SSC的时钟信号的频谱。SSC是调制从时钟源输出的时钟信号的频率以便具有预定的调制率(δ＝0.5％)和预定的调制周期(fm＝30kHz至33kHz)的技术，如图18A所示，以由此减小频谱的峰值。

根据SSC的时钟信号的频谱被限定为具有低于不执行SSC时获得的时钟信号频率的频率分量，如图18B所示。此外，根据SSC的时钟信号的频谱峰值被推荐与不执行SSC时获得的频谱峰值相比小至少7dB。

至于用于执行SSC的方法，分割比开关(division ratio switch)法和直接调制法是公知的。在使用锁相环(PLL)的下文中将简要描述这些方法。

图19是采用分割比开关方法的调频电路的框图。图19的调频电路包括频相比较电路(PFD)902、电荷泵电路(CP)904、滤波器(LPF)906、压控振荡电路(VCO)908、分频电路(FD)912和分割比开关电路914。

在所示的调频电路中，分频电路912被配置为能用多个分割比执行分频。分频电路912根据从分割比开关电路914输出的控制信号随时间执行多个分割比之间的切换，以由此改变VCO908的输出信号CKOUT的频率(例如，参见日本特许-公开专利公开号2000-209033(图1)和专利公开号2001-251185)。

图20是采用直接调制方法的调频电路的框图。图20的调频电路包括分频电路932和调制信号产生电路934，代替图19的调频电路的分频电路912和分割比开关电路914。

在图20的调频电路中，从调制信号产生电路934输出的调制信号给到VCO908作为其控制电压，以由此移动VCO908的输出信号CKOUT的频率(例如，参见日本特许-公开专利公开号2001-44826(图1))。

如上所述的两个调频电路都在PLL内执行调频。如果PLL的性能存在变化，那么因此这种变化影响调频电路的输出，导致时钟信号的频谱易于背离标准。

具体地，对于高频时钟信号，通常不可能用如在Serial ATA标准中限定的这种小调制率稳定地执行调频。此外，设计允许这种调制的PLL是困难的。而且，在采用分割比开关方法的调频电路中，当分频电路的分割比小时，小的调制率设置是困难的。

发明内容

本发明的目的是提供一种即使需要小调制率时也能执行稳定的、精确的调频的调频电路。

本发明的调频电路包括：相移部分，用于接收由其间具有预定相差的多个时钟信号组成的多相时钟信号，移动多相时钟信号的相位，以及输出所得的信号；时钟选择部分，用于选择构成从相移部分输出的多相时钟信号的时钟信号并输出选择的信号；以及调制控制部分，用于控制相移部分和时钟选择部分，以便从时钟选择部分输出具有不同于输入到相移部分中的多相时钟信号的频率的频率的时钟信号。

根据如上所述的发明，可以输出调频时钟信号。具体地，可以稳定地输出用小调制率调频的时钟信号。与在PLL内执行调制的情况不同，获得的时钟信号不受回路常数如PLL的带宽影响。因此，防止由于电路性能的变化时钟信号的性能偏离想要的性能。

在如上所述的调频电路中，优选地在预定周期改变从时钟选择部分输出的时钟信号的频率。

在如上所述的调频电路中，相移部分通过在构成多相时钟信号的时钟信号之间内插相位优选地移动输入多相时钟信号的相位。

优选地，相移部分具有电流源，并根据流过电流源的电流的幅值移动输入多相时钟信号的相位。

在如上所述的调频电路中，调制控制部分优选地根据调频时钟信号操作。

调制控制部分优选地使用基于从时钟选择部分输出的时钟信号的信号作为调频时钟信号。

优选地，如上所述的调频电路还包括用于分割从时钟选择部分输出的时钟信号频率并输出所得信号的分频器。

优选地，为以不同的分割比分割从时钟选择部分输出的时钟信号频率并输出所得信号而提供多个分频器。

优选地，如上所述的调频电路还包括用于根据从调频电路外面输入的信号选择多个分频器的一个输出并输出选择的信号的选择器。

优选地，如上所述的调频电路还包括用于保持写入值的寄存器，其中选择器基于寄存器中的值选择多个分频器的一个输出。

优选地，如上所述的调频电路还包括基于从时钟选择部分输出的时钟信号接收信号作为输入的锁相环。

如上所述，根据本发明，在其中需要具有小调制率的调频的Serial ATA等中可以在PLL外面执行调制，且由此可以实现稳定的、精确的调频。

附图说明

图1是示出了本发明的实施例的调频电路例子的框图。

图2A是示出了从图1中的调频电路输出的时钟信号CK_SSC的频率变化曲线。

图2B是示出了具有恒定频率的时钟信号的频谱曲线。

图2C是示出了如图2A所示调制频率的时钟信号的频谱曲线。

图3是说明构成输入图1中的相位内插部分中的多相时钟信号的时钟信号的上升沿位置的示图。

图4是图1中的调频电路的状态转换示图(transitiondiagram)。

图5是说明通过图中的时钟选择部分选择的时钟信号的边缘位置的示图。

图6A是图1中的相位内插部分的框图。

图6B是图6A中的相位内插器的电路图。

图6C是图6B中的电流源137的电路图。

图7A是示出构成输入到图6A的相位内插器中的相位控制信号的信号组合和时钟信号PHD的相移之间的关系图。

图7B示出了图7A中所示的时钟信号PHD的组合和相移之间的关系曲线。

图8是图1中的差分/单端转换部分的差分/单端转换电路的电路图。

图9是图1中的时钟选择部分的框图。

图10是从图1中的调制控制部分输出的相位控制信号PICTRL和时钟选择信号PHSEL的时序图。

图11是详细的示出了在T模式中从调制控制部分输出的相位控制信号PICTRL和时钟选择信号PHSEL的时序图。

图12是详细的示出了在T+ΔT模式中从调制控制部分输出的相位控制信号PICTRL和时钟选择信号PHSEL的时序图。

图13是详细的示出了在T+2ΔT模式中从调制控制部分输出的相位控制信号PICTRL和时钟选择信号PHSEL的时序图。

图14是详细的示出了在T+3ΔT模式中从调制控制部分输出的相位控制信号PICTRL和时钟选择信号PHSEL的时序图。

图15是详细的示出了在T+4ΔT模式中从调制控制部分输出的相位控制信号PICTRL和时钟选择信号PHSEL的时序图。

图16是示出了本发明的调频电路的另一例子的框图。

图17是示出了本发明的调频电路的又一例子的框图。

图18A是示出了在Serial ATA标准中根据SSC的时钟频率的变化曲线。

图18B示出了在Serial ATA标准中根据SSC的时钟信号的频谱。

图19是采用分割比切换方法的调频电路的框图。

图20是采用直接调制方法的调频电路的框图。

具体实施方式

下面，参考附图描述本发明的优选实施例。

图1示出了本发明的实施例的调频电路的框图。图1所示的结构包括锁相环(PLL)500和调频电路1000。调频电路1000包括作为相移部分的相位内插部分100、差分/单端转换部分160、时钟选择部分200、分频器300和调制控制部分400。PLL500基于25MHz基准时钟信号REFCLK产生具有基准时钟信号REFCLK频率十倍高频率的多相时钟信号PH并输出产生的时钟信号PH到相位内插部分100。

多相时钟信号PH由每个相差π/10的时钟信号PH1、PH2、PH3，...，以及PH20组成。时钟信号PH1至PH20是差分信号，以及时钟信号PH11至PH20分别是时钟信号PH1至PH10的反相信号。因此，可以通过总共20条信号线传送多相时钟PH。这些也应用于其他差分多相时钟信号。

相位内插部分100根据从调制控制部分400输出的相位控制信号PICTRL移动多相时钟信号PH的相位，并输出所得的多相时钟信号PHD到差分/单端转换部分160。差分/单端转换部分160将构成多相时钟信号PHD的差分信号转变为单端信号，并输出所得的多相时钟信号PHI至时钟选择部分200。

时钟选择部分200根据从调制控制部分400输出的时钟选择信号PHSEL从构成多相时钟信号PHI的时钟信号选择一个信号，并输出选择的时钟信号CKSEL至分频器300。频率与多相时钟信号PH不同的时钟信号CKSEL是由构成多相时钟信号PH的时钟信号调频的信号。

分频器300将时钟信号CKSEL的频率除以10，并输出所得的时钟信号CK_SSC至调制控制部分400，且还输出到调频电路1000的外面。频率控制电路400根据时钟信号CK_SSC产生相位控制信号PICTRL和时钟选择信号PHSEL，并分别输出信号PICTRL和PHSEL至相位内插部分100和时钟选择部分200。

图2A是从图1中的调频电路1000输出的时钟信号CK_SSC的频率变化的曲线。调频电路1000调制多相时钟信号PH的频率，并输出调频的时钟信号CK_SSC。例如，如图2A，调频电路1000以每个0.0625％的步进从25MHz(调制率：0％)至24.984MHz(调制率：-0.0625％)、24.968MHz(调制率：-0.125％)，...，24.875MHz(调制率：-0.5％)，...，24.968MHz(调制率：-0.125％)，24.984MHz(调制率：-0.0625％)和25MHz(调制率：0％)重复改变时钟信号CK_SSC的频率。

图2B是示出具有恒定频率的时钟信号的频谱曲线，以及图2C是如图2A所示解调频的时钟信号频率的频谱曲线。由于调频电路1000改变输出时钟信号CK_SSC的频率，因此如图2C所示可以减小时钟信号CK_SSC的频谱强度的峰值。

在图2A中，以8步进改变时钟信号CK_SSC的频率。可选择地，例如，可以以16步进、32步进等改变频率。随着改变的步进数目越大，曲线的形状显示频率的暂时变化接近三角形波，表明减小频谱强度的峰值的效果越大。尽管可以容易地增加频率变化的步进数目，但是为了简化描述在此将描述以八步改变时钟信号CK_SSC的频率的情况。

图3是说明构成输入图1中的相位内插部分100中的多相时钟信号的时钟信号的上升沿位置的示图。在该实施例中，每个时钟信号PH1至PH20具有周期T0(4ns)。时钟信号PH2至PH20分别在时钟信号PH1之后延迟T0/20，2·T0/20，3·T0/20，...，和19·T0/20。

假定在时钟信号PH1之后相位延迟ΔT(＝T0/160＝25ps)，2ΔT，3ΔT，...，和159ΔT的时钟信号称作时钟信号N1，N2，N3，...，和N159。那么，时钟信号PH2至PH20分别对应于时钟信号N8，N16，...，和N152。时钟信号PH1也称作时钟信号N0。

图4是图1中的调频电路1000的状态转换示图。调频电路1000以T模式、T+ΔT模式、T+2ΔT模式、T+3ΔT模式、T+4ΔT模式、T+5ΔT模式、T+6AΔT模式、T+7ΔT模式、T+8ΔT模式、T+7ΔT模式、T+6ΔT模式、T+5ΔT模式、T+4ΔT模式、T+3ΔT模式、T+2ΔT模式、T+ΔT模式和T模式的顺序重复改变其状态，如图4所示。每个模式对应于图2A中所示的每个频率。

在T模式中，时钟选择部分200选择时钟信号N0。在T+ΔT模式中，时钟选择部分200每个十次连续地重复选择时钟信号N0，N1，N2，...，N159。在T+2ΔT模式中，时钟选择部分200每个十次连续地重复选择时钟信号N0，N2，N4，...，N158。在T+3ΔT模式中，时钟选择部分200每个十次连续地重复选择时钟信号N0，N3，N6，...，N157。在T+4ΔT模式中，时钟选择部分200每个十次连续地重复选择时钟信号N0，N4，N8，...，N156。在T+5ΔT模式中，时钟选择部分200每个十次连续地重复选择时钟信号N0，N5，N10，...，N155。在T+6ΔT模式中，时钟选择部分200每个十次连续地重复选择时钟信号N0，N6，N12，...，N154。在T+7ΔT模式中，时钟选择部分200每个十次连续地重复选择时钟信号N0，N7，N14，...，N153。在T+8ΔT模式中，时钟选择部分200每个十次连续地重复选择时钟信号N0，N8，N16，...，N152。

图5示出说明通过图1中的时钟选择部分200选择的时钟信号的边缘位置的示图。在图5中，示出了所选边缘的每十个位置的一个。周期T是T模式中从分频器300输出的时钟信号的周期T(40ns)。由于通过时钟选择部分200选择的时钟信号由分频器300被10分频，因此从分频器300输出的时钟信号的周期在每个相差T/1600(＝25ps)的模式中不同。由此，尽管构成多相时钟信号的时钟信号之间的相差是1/20周期，但是图1中的调频电路可以用低于0.5％的调制率执行调频。

图6A是图1中的相位内插部分100的框图。如图6A所示，相位内插部分100包括具有基本上相同结构的十个相位内插器101，102，...，110。相位内插器101接收时钟信号PH1和PH2，根据相位控制信号PICTRL产生具有在接收时钟信号的相位之间的相位的时钟信号PHD1并输出所得信号。后续相位内插器102至110连续地接收在前时钟信号之后延迟T0/20的时钟信号。例如，相位内插器102产生来自时钟信号PH2和PH3的时钟信号PHD2作为输入，以及相位内插器110产生来自时钟信号PH10和PH11的时钟信号PHD10作为输入。

如上所述，相位内插器101至110分别产生构成多相时钟信号PHD的时钟信号PHD1至PHD10，该信号输出到差分/单端转换部分160。

图6B是图6中的相位内插器101的电路图。相位内插器101包括电阻131和132，NMOS晶体管133、134、135和136，电流源137和138以及反相器139。

NMOS晶体管133和134构成差分开关，以及NMOS晶体管135和136构成另一差分开关。信号PH1P和PH1N构成时钟信号PH1，以及信号PH2P和PH2N构成时钟信号PH2。时钟信号PHD1至PHD10是差分信号，以及例如，信号PHD1P和PHD1N构成时钟信号PHD1。时钟信号PHD1具有在时钟信号PHI和PH2的相位之间的相位。

图6C是图6B中的电流源137的电路图。电流源137具有分别用相位控制信号PICTRL1、PICTRL2和PICTRL3控制的电流源141，142和143，相位控制信号PICTRL1、PICTRL2和PICTRL3构成3-位相位控制信号PICTRL，且例如，当相应的控制信号为高时输出电流I，2I和4I。换句话说，电流源137可以以八个步进控制电流I1。除了用相位控制信号NPICTRL控制之外，电流源138也如上所述配置。

相位内插器101是典型的电流-差分相位内插器，其中通过改变从电流源137和138输出的电流I1和I2之间的比率加权时钟信号PH1和PH2，以由此改变时钟信号PHD1的相位。图6B中的反相器139使3-位相位控制信号PICTRL的位的逻辑电平反相，并输出结果至电流源138作为相位控制信号NPICTRL1，NPICTRL2和NPICTRL3，构成相位控制信号NPICTRL。由此，从电流源137和138输出的电流I1和I2的总和控制为恒定。

由于电流源137和138可以以八个步进控制电流II和12，所以相位内插器101可以以八个步进(亦即，每ΔT＝T0/(20·8)＝25ps)相对于时钟信号PH1控制时钟信号PHD1的相移。由于相位内插器102至110也用相同的相位控制信号PICTRL控制，因此可以以同样的方式控制与多相时钟信号PH相关的多相时钟信号PHD的相移。

图7A是示出了构成输入到图6A的相位内插内插部分100中的相位控制信号PICTRL的信号组合和时钟信号PHD的相移之间的关系的示图。图7B是示出了图7A中所示该组合和时钟信号PHD的相移之间的关系的曲线。在此使用的相移指时钟信号PHD关于输入时钟信号PH的相位延迟。

图8是差分/单端转换部分160的差分/单端转换电路的电路图。图8的差分/单端转换电路包括PMOS晶体管181、182和187，NMOS晶体管183、184和188，以及电流源185，差分/单端转换电路对应于多相时钟信号PHD的一个时钟信号PHD1。图8的差分/单端转换电路接收由信号PHD1P和PHD1N构成的差分时钟信号PHD1，转换接收的信号为单端时钟信号PH11，并输出所得信号至时钟选择部分200。

差分/单端转换部分160具有与图8的电路基本上相同结构的总共20个电路，以分别将差分时钟信号PHD1至PHD10转变为单端时钟信号PHI1至PHI20，并输出所得的信号至时钟选择部分200。

图9是图1中的时钟选择部分200的框图。时钟选择部分200是典型的20∶1多路复用电路，具有总共20个选择电路201，202，...，220，选择电路201，202，...，220具有基本上相同的结构。时钟选择信号PHSEL1至PHSEL20构成时钟选择信号PHSEL。

选择电路201包括PMOS晶体管231和232，NMOS晶体管233和234，以及反相器235。当时钟选择信号PHSEL1是“H”(高电位)时选择电路201使输入时钟信号PHI1的电平反相，并输出所得的信号至分频器300作为选择的时钟信号CKSEL。选择电路202至220分别接收时钟信号PHI2至PHI20。

换句话说，时钟选择部分200根据从调制控制部分400输出的时钟选择信号PHSEL1至PHSEL20从20相位时钟信号PHI选择一个时钟信号，并输出选择的信号至分频器300作为时钟信号CKSEL。

图1中的分频器300将时钟信号CKSEL的频率除以10，并输出所得的时钟信号CK_SSC至调频电路1000的外面，且还输出到调制控制部分400。分频器300可以是众所周知的具有D触发器的10-分频器，且因此这里省略了其详细描述。

频率控制电路400根据时钟信号CK_SSC产生相位控制信号PICTRL和时钟选择信号PHSEL，并分别输出相位控制信号PICTRL和时钟选择信号PHSEL至相位内插部分100和时钟选择部分200。

图10是从图1中的调制控制部分400输出的相位控制信号PICTRL和时钟选择信号PHSEL的时序图。调制控制部分400是逻辑电路，产生相位控制信号PICTRL和时钟选择信号PHSEL，以便使相位内插部分100和时钟选择部分200如参考图4和5的上述方式操作内插。

图11、12、13、14和15分别示出了在T模式、T+ΔT模式、T+2ΔT模式、T+3ΔT模式以及T+4ΔT模式中从调制控制部分400输出的相位控制信号PICTRL和时钟选择信号PHSEL的时序图。在这些图中，省略了时钟选择信号PHSEL5至PHSEL20。

图11示出用于输出时钟信号N0的信号。图12示出了用于每个十次连续地输出时钟信号N0，N1，N2，...的信号。图13示出了用于每个十次连续地输出时钟信号N0，N2，N4...的信号。图14示出了用于每个十次连续地输出时钟信号N0，N3，N6...的信号。图15示出了用于每个十次连续地输出时钟信号N0，N4，N8...的信号。

尽管对于这些模式也可以进行详细地说明，但是在此省略了T+5ΔT模式，T+6ΔT模式，T+7ΔT模式和T+8ΔT模式中的相位控制信号PICTRL和时钟选择信号PHSEL的时序图。

在具有上述结构的调频电路1000中，从分频器300输出如图2A所示调频的时钟信号CK_SSC。该调制在PLL外面进行。因此，与在PLL内调制的情况不同，所得的时钟信号不受回路常数如PLL的带宽影响。因此，防止时钟信号的性能背离想要的性能，以及PLL的设计变得容易。

相位内插部分100包括用于根据从电流源输出的电流执行相移的相位内插器101至110。利用通过控制电流的相移量的这种控制，提高相移的精确度且因此可以获得精确的调频。此外，调频较小受由制造工序可能发生的性能变化和操作过程中的电压和温度影响。

调制控制部分根据调制的时钟信号操作。如果调制控制部分根据具有恒定频率的时钟信号操作，那么依据相位内插部分的输出和选择信号之间的相位关系在从时钟选择部分200输出的时钟信号中发生干扰，导致使用该时钟信号的电路可能发生故障。为了防止干扰的发生，使调制控制部分根据调制的时钟信号操作，以由此基本上保持相位内插部分的输出和选择信号之间同步。如果使用未调制的时钟信号，那么20-相位时钟的每个相位需要调制控制部分，以基本上保持上述同步化，且这增加电路尺寸。因此，通过使用调制的时钟信号，可以简化构成调制控制部分的逻辑电路，且这可以减小电路面积和功率。

调制控制部分根据从时钟选择部分输出的调制时钟信号操作。这消除了从外面提供调制时钟信号的需要，且因此可以简化电路以及可以减小元件数目。

分频器放置在时钟选择部分的下游。利用该布置，每几个周期可以执行一次相移，且此后可以执行分频。因此，即使相移部分中执行的相移相对较大，也可以减小相对于分频之后的时钟信号周期的相移量。以此方式，可以容易地实现具有小的调制率的调频。

图16示出了本发明的调频电路的另一例子的框图。图16中的调频电路除图1所示的调频电路的元件之外还包括分频器302、选择器12、寄存器22和寄存器基准部分24。在分频器300将时钟信号CKSEL的频率除以10的同时，分频器302将时钟信号CKSEL的频率除以20，并且两个分频器输出所得的信号至选择器12。

寄存器22可从用于读取/写入的外部中央处理单元(CPU)82访问。CPU82执行指定寄存器22中的地址的软件程序并将数据重写入寄存器22。寄存器22保持重写数据。寄存器基准部分24输出对应于由寄存器22的具体位中存储的“0”或“1”表示的信息的逻辑电平信号至选择器12作为选择器开关信号DIVSEL。

选择器12根据选择器开关信号DIVSEL选择从分频器300和302输出的任何一个信号，并输出选择信号至调制控制部分400以及也输出到调频电路2000外面。代替CPU82，可以使用根据软件程序操作的数字信号处理器(DSP)等以重写寄存器22。

在图16所示的具有多个分频器的电路中，利用简单的电路布局可以在具有不同调制率的多个时钟信号和频率之间进行选择并输出选择的信号。选择器12基于寄存器22中存储的信息操作。因此，可以通过由软件在寄存器22中重写数据来选择待输出的时钟信号的调制率和频率。

可以从调频电路2000的外面提供选择器开关信号DIVSEL。在此情况下，可以根据使用的应用程序改变待输出的时钟信号的调制率和频率，且因此增加设计的自由度。

图17是示出了本发明的调频电路的又一个例子的框图。图17中的调频电路3000包括图1所示的调频电路(SSCG)1000和PLL700。PLL500和调频电路1000与参考图1描述的那些相同。调频电路1000产生调频的25MHz时钟信号CK_SSC并输出该信号至PLL700。具有公知结构的PLL700将输入时钟信号CK_SSC的频率乘以60，以产生并输出具有1.5GHz频率的时钟信号CK_SSC2。

图17中的调频电路3000可以增加调制的时钟信号的频率，且这增加一般通用性和设计自由度。由于在调频电路1000的下游提供PLL，因此可以过滤调制的时钟信号CK_SSC的频率的逐步的变化。当所得的时钟信号用于Serial ATA等的接口电路时，提高全部接口的连接性。

在上述的实施例中，提供差分/单端转换部分160。但是，当输入到相位内插部分100中的多相时钟和时钟选择部分200是差分信号或单端信号时，不必要提供差分/单端转换部分160。

如上所述，本发明的调频电路对于需要调频时钟信号的设备是有用的，以及具体地对于基于其中需要具有小调制率的调频的SerialATA标准的接口设备等是有用的。

尽管在优选实施例中已描述了本发明，但是对于本领域的技术人员来说显然可以以多种方式修改公开的发明且公开的发明可以采取除具体陈述和如上所述的那些实施例之外的许多实施例。由此，希望由所附的权利要求覆盖落入本发明的真正精神和范围内的所有修改。

Claims

1.一种调频电路，包括：

相移部分，用于接收由其间具有预定相差的多个时钟信号组成的多相时钟信号，移动多相时钟信号的相位，并输出所得的信号；

时钟选择部分，用于选择构成从所述相移部分输出的所述多相时钟信号的时钟信号并输出所述选择的信号；以及

调制控制部分，用于控制所述相移部分和所述时钟选择部分，以便从所述时钟选择部分输出其频率不同于输入到所述相移部分中的所述多相时钟信号的频率的时钟信号。

2.根据权利要求1的调频电路，其中从所述时钟选择部分输出的所述时钟信号在预定周期改变其频率。

3.根据权利要求1的调频电路，其中所述相移部分通过在构成所述多相时钟信号的时钟信号之间内插相位移动所述输入的多相时钟信号的相位。

4.根据权利要求3的调频电路，其中所述相移部分具有电流源，并根据流过所述电流源的电流的幅值移动所述输入多相时钟信号的相位。

5.根据权利要求1的调频电路，其中所述调频控制部分根据调频的时钟信号操作。

6.根据权利要求5的调频电路，其中所述调制控制部分使用基于从所述时钟选择部分输出的所述时钟信号的信号作为所述调频的时钟信号。

7.根据权利要求1的调频电路，还包括用于分割从所述时钟选择部分输出的所述时钟信号的频率并输出所得信号的分频器。

8.根据权利要求7的调频电路，其中为了用不同的分割比分割从所述时钟选择部分输出的所述时钟信号的频率并输出所得信号提供多个分频器。

9.权利要求8的调频电路，还包括用于根据从所述调频电路外面输入的信号选择所述多个分频器的一个输出并输出所述选择的信号的选择器。

10.权利要求9的调频电路，还包括用于保持写入值的寄存器，其中所述选择器根据所述寄存器中的值选择所述多个分频器的一个输出。

11.权利要求1的调频电路，还包括基于从所述时钟选择部分输出的所述时钟信号接收信号作为输入的锁相环。