JP3895520B2 - クロック変調装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電磁波干渉（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ；ＥＭＩ）を減少させるために用いられるクロック変調装置に関し、特に、ＥＭＩ対策が必要な車載用電装機器に用いて好適なクロック変調装置に関する。
【０００２】
【従来の技術】
近年、マイコンやＡＳＩＣ（特定用途向けＩＣ）等のクロックに同期して動作するＬＳＩ（大規模集積回路）を搭載したＬＳＩ基板が種々の装置に用いられるようになってきている。例えば、車載用電子機器であるカーナビゲーションシステムには、基本クロック周波数が数十ＭＨｚで動作するマイコンやＡＳＩＣを搭載したＬＳＩ基板が内蔵されている。ところが、これらマイコンやＡＳＩＣを動作させるクロックパルスの基本クロック周波数の高調波成分は、車載ラジオで使用されるＦＭ帯域（６６ＭＨｚ〜１０８ＭＨｚ）の周波数と重なるため、車載ラジオの品質を維持するには当該高周波成分の不要輻射ノイズを低減させるＥＭＩ対策が必要になる。
【０００３】
ＥＭＩ対策の方法としては、基本クロックパルスの周波数スペクトルについて、基本周波数及びその高調波成分をそれぞれ中心周波数として時間経過と共に各スペクトルを各中心周波数の両側に分散させることにより不要輻射ノイズレベルを低減させる方法がある。
スペクトルの分散は、基本クロックパルスを連続的に位相変調することにより得ることができる。例えば、特開平７−２０２６５２号公報には、以下に示す位相変調クロックパルス発生器が開示されている。
【０００４】
位相変調クロックパルス発生器の変調器は、クロックパルス源から基準位相を示すクロックパルスを受信する。クロックパルス源には遅延回路が接続されていて、この遅延回路はｎ個のタップ接続を含む。それぞれのタップ接続は、基準位相からそれぞれ異なる位相遅延だけ遅延したクロックパルスを供給する。ｎ個のタップ接続のそれぞれにはマルチプレクサが接続されていて、このマルチプレクサが、クロックパルスを示す出力を発生する。選択器回路がマルチプレクサを制御してｎ個のタップ接続の相異なる接続の系列を順次マルチプレクサの出力に接続し、それによってその出力が基準位相からそれぞれ異なる位相ずれを有する一連のクロックパルスを示す。
【０００５】
【発明が解決しようとする課題】
このような位相変調クロックパルス発生器を用いることにより、位相変調されたクロックパルスを得ることができ、スペクトル分散による不要輻射ノイズの低減が可能になる。ところで、各周波数のスペクトルの分散数を増加させるとそれに伴ってＥＭＩ対策に用いる回路の回路規模が増大してしまう。そのため、ＥＭＩ対策を施したＬＳＩ基板の回路面積の増大とコスト上昇が避けられないという問題が生じる。
【０００６】
本発明の目的は、少ないスペクトル分散数で最適に不要輻射ノイズを低減できるクロック変調装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的は、入力パルスに対してそれぞれ位相遅延時間τだけ遅れて出力パルスを出力する遅延要素を直列に複数段接続した遅延回路と、前記複数段の遅延要素のそれぞれから出力される前記出力パルスを順次選択する選択回路とを備えたクロック変調装置であって、前記遅延要素の初段に入力する基本クロックパルスに対して、前記初段の遅延要素からの出力パルスの位相変化量と、最終段の遅延要素からの出力パルスの位相変化量は、前記複数段の遅延要素の中心位置の遅延要素からの出力パルスの位相を基準として±４５°近辺であることを特徴とするクロック変調装置によって達成される。
【０００８】
本発明の構成において、前記出力パルスを順次、昇順と降順を繰り返して選択することにより、分散数２のスペクトル分散が得られる。そして、本実施形態の図３に示すように、初段の遅延要素からの出力パルスの位相変化量と、最終段の遅延要素からの出力パルスの位相変化量が、複数段の遅延要素の中心位置の遅延要素からの出力パルスの位相を基準として±４５°近辺で、ＦＭ帯における最大のノイズ低減効果を得ることができる。
【０００９】
上記本発明のクロック変調装置において、前記位相遅延時間τは、前記基本クロックパルスの周期の０．８％程度に設定されていることを特徴とする。
本発明の構成のように、各遅延要素の位相遅延時間τを基本クロックパルスの周期の０．８％程度に設定することにより、本実施形態の図２に示すように、ＦＭ帯における最大のノイズ低減効果を得ることができる。
【００１０】
上記本発明のクロック変調装置において、前記各段の遅延素子に印加する電源電圧を制御する電源電圧制御部を備えていることを特徴とする。また、前記電源電圧制御部は、Ｄ／Ａコンバータを有していることを特徴とする。
【００１１】
本発明の構成によれば、相対的に低い周波数のクロックが入力される場合には電源電圧制御部により各遅延要素に印加する電源電圧を下げて各遅延要素の位相遅延時間τを長くし、高い周波数のクロックが入力される場合には印加電圧を上げて各遅延要素の位相遅延時間τを短くする。これにより、基本クロック周波数に依らず各遅延要素の位相遅延時間τを基本クロックパルスの周期の０．８％程度に設定することができる。
【００１２】
【発明の実施の形態】
本発明の一実施の形態によるクロック変調装置を図１乃至図４を用いて説明する。まず、本実施の形態によるクロック変調装置の概略の構成を図１を用いて説明する。図１に示すように、本クロック変調装置は大別すると遅延回路２及び選択回路４の２つの主要回路から構成される。
【００１３】
遅延回路２は、デジタル論理回路からなる複数の遅延要素（以下、ディレイバッファＤＢという）が直列に接続されて構成されている。本例では、３１個のディレイバッファＤＢ０〜ＤＢ３０がこの順に直列に接続されている。
【００１４】
各ディレイバッファＤＢは入力されたクロックパルスの位相を所定時間だけ遅らせて出力する。ディレイバッファＤＢ０には基本クロックパルス（入力ＣＬＫ）が入力する。入力ＣＬＫの基本クロック周波数は、本例では１６ＭＨｚである。ディレイバッファＤＢ０の出力端子はディレイバッファＤＢ１の入力端子に接続されると共に、選択回路４内のスイッチ回路Ｓ０に接続されている。同様にして、ディレイバッファＤＢ１の出力端子はディレイバッファＤＢ２の入力端子に接続されると共に、選択回路４内のスイッチ回路Ｓ１に接続されている。以下同様にして、各ディレイバッファＤＢ３〜ＤＢ２９の出力端子は、順次、次段のディレイバッファＤＢ４〜ＤＢ３０の入力端子に接続されると共に、選択回路４内のスイッチ回路Ｓ２〜Ｓ２９に接続されている。ディレイバッファＤＢ３０の出力端子は、選択回路４内のスイッチ３０に接続されている。
【００１５】
このように選択回路４内には、３１個のスイッチ回路Ｓ０〜Ｓ３０が設けられている。また、入力ＣＬＫは、ディレイバッファＤＢ０の入力端子に入力するだけでなく、スイッチ回路Ｓ０〜Ｓ３０のいずれかをオン状態にする選択信号６として、遅延回路２を経由せずに選択回路４に直接入力するようにもなっている。スイッチ回路Ｓ０〜Ｓ３０は、選択回路４に選択信号６が入力する毎に、例えば選択信号６の立ち上がりエッジに同期してスイッチ回路Ｓ０〜Ｓ３０のいずれか１つのスイッチだけが閉じて（オン状態）、残りの全てのスイッチが開状態（オフ状態）となるように構成されている。また、等時間間隔で、スイッチ回路Ｓ０からスイッチ回路Ｓ３０に昇順にスイッチのオン状態が遷移し、スイッチ回路Ｓ３０が選択された後には、逆にスイッチ回路Ｓ２９からスイッチ回路Ｓ０まで降順でスイッチのオン状態が遷移するようになっている。従って、スイッチがオン状態になるスイッチ回路の符号を順に記すと、Ｓ０、Ｓ１、Ｓ２、・・・、Ｓ２８、Ｓ２９、Ｓ３０、Ｓ２９、Ｓ２８、・・・Ｓ２、Ｓ１、Ｓ０、Ｓ１、Ｓ２、・・・となる。各段で所定時間ずつ位相が遅れたクロックパルスは選択回路４の出力端子から再び連続したクロックパルス列になって出力される。
【００１６】
このようにして選択回路４の出力端子からは、スイッチ回路Ｓ０〜Ｓ３０のスイッチが昇順に選択される３０サイクルの期間においては、入力ＣＬＫの位相より相対的に位相が順次遅れる３１個の出力クロックパルス（出力ＣＬＫ）が出力され、次いでスイッチ回路Ｓ３０〜Ｓ０に向かってオン状態のスイッチが降順に選択される３０サイクルの期間においては、入力ＣＬＫの位相に対して相対的に位相が順次進む３１個の出力ＣＬＫが出力される。
【００１７】
入力ＣＬＫの基本クロック周波数を中心周波数Ｆｃ（＝１６ＭＨｚ）とし、選択回路４から出力されたクロックパルスを不図示の整形回路で整形することにより、本クロック変調装置からは、Ｆｃ−α（Ｈｚ）とＦｃ＋α（Ｈｚ）の２つの周波数のクロックパルスが所定時間Ｔ１毎に交互に出力される。ここで、所定時間Ｔ１は、スイッチ回路Ｓ０〜Ｓ３０を昇順あるいは降順に選択する時間に等しいから、Ｔ１＝３０・ｔ１（但し、時間ｔ１は原理的には１つのスイッチがオン状態を維持している時間）である。
【００１８】
これにより、入力ＣＬＫの基本クロック周波数の各高調波成分のスペクトルもそれぞれ２つの周波数に分割されて所定時間Ｔ１毎に交互に発生する。従って、本実施の形態によるクロック変調装置では、周波数Ｆｃの両側にα（Ｈｚ）だけ離れた位置に振幅レベルの下がった２本のスペクトルが所定時間Ｔ１毎に交互に生成され、周波数Ｆｃの各高調波成分の両側にも振幅レベルの下がった２本のスペクトルが所定時間Ｔ１毎に交互に生成される。入力ＣＬＫの中心周波数Ｆｃが１６ＭＨｚの場合、その周期Ｔｃは、Ｔｃ＝６２．５ｎｓである。従って、ディレイバッファＤＢの各段当たりの位相遅延時間τが、τ＝±０．５ｎｓである場合には、Ｆｃ−α＝１／（６２．５（ｎｓ）＋０．５（ｎｓ））＝１５．８７（ＭＨｚ）となり、Ｆｃ＋α＝１／（６２．５（ｎｓ）−０．５（ｎｓ））＝１６．１３（ＭＨｚ）となる。
【００１９】
このように本クロック変調装置を用いることにより、位相変調されたクロックパルスを得ることができ、スペクトル分散による不要輻射ノイズの低減が可能になる。次に、良好な不要輻射ノイズの低減を得るために本クロック変調装置の遅延回路２の最適化について説明する。
【００２０】
まず、遅延回路２に内蔵された３１個のディレイバッファＤＢ０〜ＤＢ３０の各段当たりの位相遅延時間τを調整する。図２は、ディレイバッファＤＢの１段当たりの位相遅延時間τとＦＭ帯のノイズ低減効果の関係を示している。図２において、横軸は、入力ＣＬＫの周期Ｔｃに対するディレイバッファＤＢの１段当たりの位相遅延時間τの割合（％）を示している。上述のように、入力ＣＬＫの基本クロック周波数Ｆｃ＝１６ＭＨｚであるとすると、入力ＣＬＫの周期Ｔｃは６２．５ｎｓとなる。従って、横軸は、τ／Ｔｃ（％）＝｛τ（ｎｓ）／６２．５｝×１００（％）を示している。また縦軸は、ＦＭ帯のノイズ低減の大きさをｄＢ（デシベル）で表示している。
【００２１】
図２に示すように、ディレイバッファＤＢの１段当たりの位相遅延時間τを変化させることにより、ノイズ低減量Ｎが変化する。図示の通り、横軸の値τ／Ｔｃ（％）が０．８％を含む近傍で６．５ｄＢ程度の最大のノイズ低減量が得られる。τ／Ｔｃ（％）が０．８％とするとディレイバッファＤＢの１段当たりの位相遅延時間τは、τ＝０．５ｎｓとなる。ちなみに、ディレイバッファＤＢの１段当たりの位相遅延時間τが０．２ｎｓとした場合、横軸の値τ／Ｔｃ（％）は０．３２％となる。また、位相遅延時間τが１．０ｎｓとした場合、τ／Ｔｃ（％）は１．６％となる。図示の通り横軸の値τ／Ｔｃ（％）が０．３２％あるいは１．６％の場合においてもノイズ低減効果は得られるが、０．８％近辺の場合に最も大きなノイズ低減効果を得ることができる。この結果、ディレイバッファＤＢの各段の位相遅延時間τは入力ＣＬＫの周期Ｔｃの０．８％程度に設定することが望ましい。
【００２２】
次に、選択回路４から出力される出力ＣＬＫにおける、入力ＣＬＫに対する最大位相変化を最適化することにより、ノイズ低減効果をさらに得ることができることについて説明する。
【００２３】
図３は、位相変化量（位相遅延量）とノイズ低減効果との関係を示している。横軸は、入力ＣＬＫに対する出力ＣＬＫの位相変化量Ｄｐ（ｄｅｇ）を示している。縦軸は、ＦＭ帯のノイズ低減の大きさをｄＢ（デシベル）で表示している。
【００２４】
例えば、図１に示すクロック変調装置において、ディレイバッファＤＢの各段当たりの位相遅延時間τがτ＝０．５ｎｓの場合は、３１段のディレイバッファＤＢ０〜ＤＢ３０間から出力される出力ＣＬＫの位相変化量Ｄｔ（ｎｓ）は、Ｄｔ＝０．５ｎｓ×３０＝１５．０ｎｓとなる。従って、基本周波数Ｆｃ＝１６ＭＨｚの入力ＣＬＫの位相に対する位相変化量Ｄｐは、Ｄｐ＝３６０°×（１５．０／６２．５）≒９０°となる。ディレイバッファＤＢ０〜ＤＢ３０の中心に位置するディレイバッファＤＢ１５から出力される出力パルスの位相を基準にすれば、位相変化量Ｄｐは±４５°と表せる。
【００２５】
同様にして、例えば、ディレイバッファＤＢの段数が１０段であるとすると、位相変化量Ｄｐは、Ｄｐ＝３６０°×（５．０／６２．５）≒３０°となり、ディレイバッファＤＢの中心を基準とした場合には、±１５°と表せる。
【００２６】
また、ディレイバッファＤＢの段数が４０段の場合には、位相変化量Ｄｐは、Ｄｐ＝３６０°×（２０．０／６２．５）≒１２０°となり、ディレイバッファＤＢの中心を基準とした場合には、±６０°と表せる。
【００２７】
このような各位相変化量に対して、ノイズ低減量を測定すると図３に示すグラフが得られる。図３に示すように、位相変化量ＤｐをＤｐ＝±１５°〜±６０°の間に設定した場合、それぞれの場合についてノイズ低減効果が見られるが、Ｄｐ＝±４５°近辺で最もＦＭ帯のノイズが低減されることが分かる。この結果、遅延回路４の初段のディレイバッファＤＢ０と最終段のディレイバッファＤＢ３０の出力の位相変化量は、ディレイバッファＤＢ０〜ＤＢ３０の中心に位置するディレイバッファＤＢ１５の出力パルスの位相を基準として、±４５°近辺とすることが望ましい。
【００２８】
以上説明したように、ディレイバッファＤＢの各段の位相遅延時間τを入力ＣＬＫの周期Ｔｃの０．８％程度に設定し、あるいはそれに加えて、ディレイバッファＤＢ０とディレイバッファＤＢ３０の出力の位相変化量が、ディレイバッファＤＢ１５の出力パルスの位相に対して±４５°程度ずれるように調整する。これにより、マイコンやＡＳＩＣあるいはＳＤＲＡＭ等のようにクロックに同期して動作する回路の動作クロックとして、本実施の形態によるクロック変調装置から出力された出力ＣＬＫを使用できると共に、最適なＥＭＩ対策を施すことができるようになる。
【００２９】
本実施形態によるクロック変調装置によれば、回路規模の増大を招くことなく、効率的に不要輻射ノイズを抑えることができるようになる。評価サンプルを用いた実測結果では、本実施形態によるクロック変調装置を用いることにより、車載用ＬＳＩ基板で問題となるＦＭ帯域の不要輻射ノイズを約６ｄｂ低減することができた。
【００３０】
本発明は上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、入力ＣＬＫの基本クロック周波数が１６ＭＨｚの場合について本発明を適用したが、それと異なる基本クロック周波数の入力ＣＬＫに対しても本発明はもちろん適用可能である。
【００３１】
例えば、図１に示したような３１段のディレイバッファＤＢ０〜ＤＢ３０を有する遅延回路２に対して、入力ＣＬＫの基本クロック周波数Ｆｃが８ＭＨｚの場合について説明する。入力ＣＬＫの周期Ｔｃは、Ｔｃ＝１２５ｎｓとなる。従って、ディレイバッファＤＢ０〜ＤＢ３０の各段当たりの位相遅延時間τが、τ＝０．５ｎｓのままであると、τ／Ｔｃ（％）＝｛０．５（ｎｓ）／１２５｝×１００（％）＝０．４％となってしまい、ディレイバッファＤＢの各段の位相遅延時間τが入力ＣＬＫの周期Ｔｃの０．８％近辺にならない。
【００３２】
また、選択回路４からの出力ＣＬＫの位相変化量Ｄｔ（ｎｓ）は、Ｄｔ＝１５．０ｎｓのままであるから、基本クロック周波数Ｆｃ＝８ＭＨｚの入力ＣＬＫに対する位相変化量Ｄｐ（ｄｅｇ）は、Ｄｐ＝３６０°×（１５．０／１２５）≒４５°となり、ディレイバッファＤＢ０〜ＤＢ３０の中心に位置するディレイバッファＤＢ１５からの出力パルスの位相を基準にした場合には、±２２°程度の位相変化量となり、最適なノイズ低減効果が得られる±４５°近辺から外れてしまう。
【００３３】
この場合には、基本クロック周波数Ｆｃに応じて、遅延回路２内のディレイバッファＤＢの各段当たりの位相遅延時間τを変化させることができる構成にすればよい。例えば、位相遅延時間τは、遅延回路２内の各ディレイバッファＤＢの動作電圧を変化することにより変化させることができる。そこで図４に示すように、各ディレイバッファＤＢに印加する電源電圧を変化させることができる電源電圧制御部を設けるようにしてもよい。電源電圧制御部にはＤ／Ａコンバータやレギュレータ等を用いることが可能である。図４では、遅延回路２内のそれぞれのディレイバッファＤＢにバッファアンプ１２を介してＤ／Ａコンバータ１０からの出力電圧を印加するように構成した例を示している。
【００３４】
相対的に低い周波数の入力ＣＬＫに対して使用する場合にはＤ／Ａコンバータ１０への入力値を低く設定して各ディレイバッファＤＢに印加する電源電圧を下げ、高い周波数の入力ＣＬＫに対して使用する場合にはＤ／Ａコンバータ１０への入力値を高く設定し各ディレイバッファＤＢに印加する電源電圧を上げるようにする。これにより、入力ＣＬＫの周波数が変化しても、最適な位相変化量Ｄを得ることができるようになる。なお、図４に示すようにＤ／Ａコンバータ１０の出力にバッファアンプ１２を設けているが、Ｄ／Ａコンバータ１０の出力駆動能力が十分あれば、これは必ずしも必要ない。
【００３５】
【発明の効果】
以上の通り、本発明によれば、少ないスペクトル分散数で最適に不要輻射ノイズを低減できるようになる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるクロック変調装置の概略の構成を示す図である。
【図２】本発明の一実施の形態によるクロック変調装置におけるディレイバッファＤＢの１段当たりの位相遅延時間τとＦＭ帯のノイズ低減効果の関係を示す図である。
【図３】本発明の一実施の形態によるクロック変調装置における位相変化量とノイズ低減効果との関係を示す図である。
【図４】本発明の一実施の形態によるクロック変調装置における遅延回路２内のそれぞれのディレイバッファＤＢにバッファアンプ１２を介してＤ／Ａコンバータ１０からの出力電圧を印加するように構成した例を示す図である。
【符号の説明】
２ 遅延回路
４ 選択回路
６ 選択信号
１０ Ｄ／Ａコンバータ
１２ バッファアンプ
ＤＢ０〜ＤＢ３０ ディレイバッファ
Ｓ０〜Ｓ３０ スイッチ回路
【発明の属する技術分野】
本発明は、電磁波干渉（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ；ＥＭＩ）を減少させるために用いられるクロック変調装置に関し、特に、ＥＭＩ対策が必要な車載用電装機器に用いて好適なクロック変調装置に関する。
【０００２】
【従来の技術】
近年、マイコンやＡＳＩＣ（特定用途向けＩＣ）等のクロックに同期して動作するＬＳＩ（大規模集積回路）を搭載したＬＳＩ基板が種々の装置に用いられるようになってきている。例えば、車載用電子機器であるカーナビゲーションシステムには、基本クロック周波数が数十ＭＨｚで動作するマイコンやＡＳＩＣを搭載したＬＳＩ基板が内蔵されている。ところが、これらマイコンやＡＳＩＣを動作させるクロックパルスの基本クロック周波数の高調波成分は、車載ラジオで使用されるＦＭ帯域（６６ＭＨｚ〜１０８ＭＨｚ）の周波数と重なるため、車載ラジオの品質を維持するには当該高周波成分の不要輻射ノイズを低減させるＥＭＩ対策が必要になる。
【０００３】
ＥＭＩ対策の方法としては、基本クロックパルスの周波数スペクトルについて、基本周波数及びその高調波成分をそれぞれ中心周波数として時間経過と共に各スペクトルを各中心周波数の両側に分散させることにより不要輻射ノイズレベルを低減させる方法がある。
スペクトルの分散は、基本クロックパルスを連続的に位相変調することにより得ることができる。例えば、特開平７−２０２６５２号公報には、以下に示す位相変調クロックパルス発生器が開示されている。
【０００４】
位相変調クロックパルス発生器の変調器は、クロックパルス源から基準位相を示すクロックパルスを受信する。クロックパルス源には遅延回路が接続されていて、この遅延回路はｎ個のタップ接続を含む。それぞれのタップ接続は、基準位相からそれぞれ異なる位相遅延だけ遅延したクロックパルスを供給する。ｎ個のタップ接続のそれぞれにはマルチプレクサが接続されていて、このマルチプレクサが、クロックパルスを示す出力を発生する。選択器回路がマルチプレクサを制御してｎ個のタップ接続の相異なる接続の系列を順次マルチプレクサの出力に接続し、それによってその出力が基準位相からそれぞれ異なる位相ずれを有する一連のクロックパルスを示す。
【０００５】
【発明が解決しようとする課題】
このような位相変調クロックパルス発生器を用いることにより、位相変調されたクロックパルスを得ることができ、スペクトル分散による不要輻射ノイズの低減が可能になる。ところで、各周波数のスペクトルの分散数を増加させるとそれに伴ってＥＭＩ対策に用いる回路の回路規模が増大してしまう。そのため、ＥＭＩ対策を施したＬＳＩ基板の回路面積の増大とコスト上昇が避けられないという問題が生じる。
【０００６】
本発明の目的は、少ないスペクトル分散数で最適に不要輻射ノイズを低減できるクロック変調装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的は、入力パルスに対してそれぞれ位相遅延時間τだけ遅れて出力パルスを出力する遅延要素を直列に複数段接続した遅延回路と、前記複数段の遅延要素のそれぞれから出力される前記出力パルスを順次選択する選択回路とを備えたクロック変調装置であって、前記遅延要素の初段に入力する基本クロックパルスに対して、前記初段の遅延要素からの出力パルスの位相変化量と、最終段の遅延要素からの出力パルスの位相変化量は、前記複数段の遅延要素の中心位置の遅延要素からの出力パルスの位相を基準として±４５°近辺であることを特徴とするクロック変調装置によって達成される。
【０００８】
本発明の構成において、前記出力パルスを順次、昇順と降順を繰り返して選択することにより、分散数２のスペクトル分散が得られる。そして、本実施形態の図３に示すように、初段の遅延要素からの出力パルスの位相変化量と、最終段の遅延要素からの出力パルスの位相変化量が、複数段の遅延要素の中心位置の遅延要素からの出力パルスの位相を基準として±４５°近辺で、ＦＭ帯における最大のノイズ低減効果を得ることができる。
【０００９】
上記本発明のクロック変調装置において、前記位相遅延時間τは、前記基本クロックパルスの周期の０．８％程度に設定されていることを特徴とする。
本発明の構成のように、各遅延要素の位相遅延時間τを基本クロックパルスの周期の０．８％程度に設定することにより、本実施形態の図２に示すように、ＦＭ帯における最大のノイズ低減効果を得ることができる。
【００１０】
上記本発明のクロック変調装置において、前記各段の遅延素子に印加する電源電圧を制御する電源電圧制御部を備えていることを特徴とする。また、前記電源電圧制御部は、Ｄ／Ａコンバータを有していることを特徴とする。
【００１１】
本発明の構成によれば、相対的に低い周波数のクロックが入力される場合には電源電圧制御部により各遅延要素に印加する電源電圧を下げて各遅延要素の位相遅延時間τを長くし、高い周波数のクロックが入力される場合には印加電圧を上げて各遅延要素の位相遅延時間τを短くする。これにより、基本クロック周波数に依らず各遅延要素の位相遅延時間τを基本クロックパルスの周期の０．８％程度に設定することができる。
【００１２】
【発明の実施の形態】
本発明の一実施の形態によるクロック変調装置を図１乃至図４を用いて説明する。まず、本実施の形態によるクロック変調装置の概略の構成を図１を用いて説明する。図１に示すように、本クロック変調装置は大別すると遅延回路２及び選択回路４の２つの主要回路から構成される。
【００１３】
遅延回路２は、デジタル論理回路からなる複数の遅延要素（以下、ディレイバッファＤＢという）が直列に接続されて構成されている。本例では、３１個のディレイバッファＤＢ０〜ＤＢ３０がこの順に直列に接続されている。
【００１４】
各ディレイバッファＤＢは入力されたクロックパルスの位相を所定時間だけ遅らせて出力する。ディレイバッファＤＢ０には基本クロックパルス（入力ＣＬＫ）が入力する。入力ＣＬＫの基本クロック周波数は、本例では１６ＭＨｚである。ディレイバッファＤＢ０の出力端子はディレイバッファＤＢ１の入力端子に接続されると共に、選択回路４内のスイッチ回路Ｓ０に接続されている。同様にして、ディレイバッファＤＢ１の出力端子はディレイバッファＤＢ２の入力端子に接続されると共に、選択回路４内のスイッチ回路Ｓ１に接続されている。以下同様にして、各ディレイバッファＤＢ３〜ＤＢ２９の出力端子は、順次、次段のディレイバッファＤＢ４〜ＤＢ３０の入力端子に接続されると共に、選択回路４内のスイッチ回路Ｓ２〜Ｓ２９に接続されている。ディレイバッファＤＢ３０の出力端子は、選択回路４内のスイッチ３０に接続されている。
【００１５】
このように選択回路４内には、３１個のスイッチ回路Ｓ０〜Ｓ３０が設けられている。また、入力ＣＬＫは、ディレイバッファＤＢ０の入力端子に入力するだけでなく、スイッチ回路Ｓ０〜Ｓ３０のいずれかをオン状態にする選択信号６として、遅延回路２を経由せずに選択回路４に直接入力するようにもなっている。スイッチ回路Ｓ０〜Ｓ３０は、選択回路４に選択信号６が入力する毎に、例えば選択信号６の立ち上がりエッジに同期してスイッチ回路Ｓ０〜Ｓ３０のいずれか１つのスイッチだけが閉じて（オン状態）、残りの全てのスイッチが開状態（オフ状態）となるように構成されている。また、等時間間隔で、スイッチ回路Ｓ０からスイッチ回路Ｓ３０に昇順にスイッチのオン状態が遷移し、スイッチ回路Ｓ３０が選択された後には、逆にスイッチ回路Ｓ２９からスイッチ回路Ｓ０まで降順でスイッチのオン状態が遷移するようになっている。従って、スイッチがオン状態になるスイッチ回路の符号を順に記すと、Ｓ０、Ｓ１、Ｓ２、・・・、Ｓ２８、Ｓ２９、Ｓ３０、Ｓ２９、Ｓ２８、・・・Ｓ２、Ｓ１、Ｓ０、Ｓ１、Ｓ２、・・・となる。各段で所定時間ずつ位相が遅れたクロックパルスは選択回路４の出力端子から再び連続したクロックパルス列になって出力される。
【００１６】
このようにして選択回路４の出力端子からは、スイッチ回路Ｓ０〜Ｓ３０のスイッチが昇順に選択される３０サイクルの期間においては、入力ＣＬＫの位相より相対的に位相が順次遅れる３１個の出力クロックパルス（出力ＣＬＫ）が出力され、次いでスイッチ回路Ｓ３０〜Ｓ０に向かってオン状態のスイッチが降順に選択される３０サイクルの期間においては、入力ＣＬＫの位相に対して相対的に位相が順次進む３１個の出力ＣＬＫが出力される。
【００１７】
入力ＣＬＫの基本クロック周波数を中心周波数Ｆｃ（＝１６ＭＨｚ）とし、選択回路４から出力されたクロックパルスを不図示の整形回路で整形することにより、本クロック変調装置からは、Ｆｃ−α（Ｈｚ）とＦｃ＋α（Ｈｚ）の２つの周波数のクロックパルスが所定時間Ｔ１毎に交互に出力される。ここで、所定時間Ｔ１は、スイッチ回路Ｓ０〜Ｓ３０を昇順あるいは降順に選択する時間に等しいから、Ｔ１＝３０・ｔ１（但し、時間ｔ１は原理的には１つのスイッチがオン状態を維持している時間）である。
【００１８】
これにより、入力ＣＬＫの基本クロック周波数の各高調波成分のスペクトルもそれぞれ２つの周波数に分割されて所定時間Ｔ１毎に交互に発生する。従って、本実施の形態によるクロック変調装置では、周波数Ｆｃの両側にα（Ｈｚ）だけ離れた位置に振幅レベルの下がった２本のスペクトルが所定時間Ｔ１毎に交互に生成され、周波数Ｆｃの各高調波成分の両側にも振幅レベルの下がった２本のスペクトルが所定時間Ｔ１毎に交互に生成される。入力ＣＬＫの中心周波数Ｆｃが１６ＭＨｚの場合、その周期Ｔｃは、Ｔｃ＝６２．５ｎｓである。従って、ディレイバッファＤＢの各段当たりの位相遅延時間τが、τ＝±０．５ｎｓである場合には、Ｆｃ−α＝１／（６２．５（ｎｓ）＋０．５（ｎｓ））＝１５．８７（ＭＨｚ）となり、Ｆｃ＋α＝１／（６２．５（ｎｓ）−０．５（ｎｓ））＝１６．１３（ＭＨｚ）となる。
【００１９】
このように本クロック変調装置を用いることにより、位相変調されたクロックパルスを得ることができ、スペクトル分散による不要輻射ノイズの低減が可能になる。次に、良好な不要輻射ノイズの低減を得るために本クロック変調装置の遅延回路２の最適化について説明する。
【００２０】
まず、遅延回路２に内蔵された３１個のディレイバッファＤＢ０〜ＤＢ３０の各段当たりの位相遅延時間τを調整する。図２は、ディレイバッファＤＢの１段当たりの位相遅延時間τとＦＭ帯のノイズ低減効果の関係を示している。図２において、横軸は、入力ＣＬＫの周期Ｔｃに対するディレイバッファＤＢの１段当たりの位相遅延時間τの割合（％）を示している。上述のように、入力ＣＬＫの基本クロック周波数Ｆｃ＝１６ＭＨｚであるとすると、入力ＣＬＫの周期Ｔｃは６２．５ｎｓとなる。従って、横軸は、τ／Ｔｃ（％）＝｛τ（ｎｓ）／６２．５｝×１００（％）を示している。また縦軸は、ＦＭ帯のノイズ低減の大きさをｄＢ（デシベル）で表示している。
【００２１】
図２に示すように、ディレイバッファＤＢの１段当たりの位相遅延時間τを変化させることにより、ノイズ低減量Ｎが変化する。図示の通り、横軸の値τ／Ｔｃ（％）が０．８％を含む近傍で６．５ｄＢ程度の最大のノイズ低減量が得られる。τ／Ｔｃ（％）が０．８％とするとディレイバッファＤＢの１段当たりの位相遅延時間τは、τ＝０．５ｎｓとなる。ちなみに、ディレイバッファＤＢの１段当たりの位相遅延時間τが０．２ｎｓとした場合、横軸の値τ／Ｔｃ（％）は０．３２％となる。また、位相遅延時間τが１．０ｎｓとした場合、τ／Ｔｃ（％）は１．６％となる。図示の通り横軸の値τ／Ｔｃ（％）が０．３２％あるいは１．６％の場合においてもノイズ低減効果は得られるが、０．８％近辺の場合に最も大きなノイズ低減効果を得ることができる。この結果、ディレイバッファＤＢの各段の位相遅延時間τは入力ＣＬＫの周期Ｔｃの０．８％程度に設定することが望ましい。
【００２２】
次に、選択回路４から出力される出力ＣＬＫにおける、入力ＣＬＫに対する最大位相変化を最適化することにより、ノイズ低減効果をさらに得ることができることについて説明する。
【００２３】
図３は、位相変化量（位相遅延量）とノイズ低減効果との関係を示している。横軸は、入力ＣＬＫに対する出力ＣＬＫの位相変化量Ｄｐ（ｄｅｇ）を示している。縦軸は、ＦＭ帯のノイズ低減の大きさをｄＢ（デシベル）で表示している。
【００２４】
例えば、図１に示すクロック変調装置において、ディレイバッファＤＢの各段当たりの位相遅延時間τがτ＝０．５ｎｓの場合は、３１段のディレイバッファＤＢ０〜ＤＢ３０間から出力される出力ＣＬＫの位相変化量Ｄｔ（ｎｓ）は、Ｄｔ＝０．５ｎｓ×３０＝１５．０ｎｓとなる。従って、基本周波数Ｆｃ＝１６ＭＨｚの入力ＣＬＫの位相に対する位相変化量Ｄｐは、Ｄｐ＝３６０°×（１５．０／６２．５）≒９０°となる。ディレイバッファＤＢ０〜ＤＢ３０の中心に位置するディレイバッファＤＢ１５から出力される出力パルスの位相を基準にすれば、位相変化量Ｄｐは±４５°と表せる。
【００２５】
同様にして、例えば、ディレイバッファＤＢの段数が１０段であるとすると、位相変化量Ｄｐは、Ｄｐ＝３６０°×（５．０／６２．５）≒３０°となり、ディレイバッファＤＢの中心を基準とした場合には、±１５°と表せる。
【００２６】
また、ディレイバッファＤＢの段数が４０段の場合には、位相変化量Ｄｐは、Ｄｐ＝３６０°×（２０．０／６２．５）≒１２０°となり、ディレイバッファＤＢの中心を基準とした場合には、±６０°と表せる。
【００２７】
このような各位相変化量に対して、ノイズ低減量を測定すると図３に示すグラフが得られる。図３に示すように、位相変化量ＤｐをＤｐ＝±１５°〜±６０°の間に設定した場合、それぞれの場合についてノイズ低減効果が見られるが、Ｄｐ＝±４５°近辺で最もＦＭ帯のノイズが低減されることが分かる。この結果、遅延回路４の初段のディレイバッファＤＢ０と最終段のディレイバッファＤＢ３０の出力の位相変化量は、ディレイバッファＤＢ０〜ＤＢ３０の中心に位置するディレイバッファＤＢ１５の出力パルスの位相を基準として、±４５°近辺とすることが望ましい。
【００２８】
以上説明したように、ディレイバッファＤＢの各段の位相遅延時間τを入力ＣＬＫの周期Ｔｃの０．８％程度に設定し、あるいはそれに加えて、ディレイバッファＤＢ０とディレイバッファＤＢ３０の出力の位相変化量が、ディレイバッファＤＢ１５の出力パルスの位相に対して±４５°程度ずれるように調整する。これにより、マイコンやＡＳＩＣあるいはＳＤＲＡＭ等のようにクロックに同期して動作する回路の動作クロックとして、本実施の形態によるクロック変調装置から出力された出力ＣＬＫを使用できると共に、最適なＥＭＩ対策を施すことができるようになる。
【００２９】
本実施形態によるクロック変調装置によれば、回路規模の増大を招くことなく、効率的に不要輻射ノイズを抑えることができるようになる。評価サンプルを用いた実測結果では、本実施形態によるクロック変調装置を用いることにより、車載用ＬＳＩ基板で問題となるＦＭ帯域の不要輻射ノイズを約６ｄｂ低減することができた。
【００３０】
本発明は上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、入力ＣＬＫの基本クロック周波数が１６ＭＨｚの場合について本発明を適用したが、それと異なる基本クロック周波数の入力ＣＬＫに対しても本発明はもちろん適用可能である。
【００３１】
例えば、図１に示したような３１段のディレイバッファＤＢ０〜ＤＢ３０を有する遅延回路２に対して、入力ＣＬＫの基本クロック周波数Ｆｃが８ＭＨｚの場合について説明する。入力ＣＬＫの周期Ｔｃは、Ｔｃ＝１２５ｎｓとなる。従って、ディレイバッファＤＢ０〜ＤＢ３０の各段当たりの位相遅延時間τが、τ＝０．５ｎｓのままであると、τ／Ｔｃ（％）＝｛０．５（ｎｓ）／１２５｝×１００（％）＝０．４％となってしまい、ディレイバッファＤＢの各段の位相遅延時間τが入力ＣＬＫの周期Ｔｃの０．８％近辺にならない。
【００３２】
また、選択回路４からの出力ＣＬＫの位相変化量Ｄｔ（ｎｓ）は、Ｄｔ＝１５．０ｎｓのままであるから、基本クロック周波数Ｆｃ＝８ＭＨｚの入力ＣＬＫに対する位相変化量Ｄｐ（ｄｅｇ）は、Ｄｐ＝３６０°×（１５．０／１２５）≒４５°となり、ディレイバッファＤＢ０〜ＤＢ３０の中心に位置するディレイバッファＤＢ１５からの出力パルスの位相を基準にした場合には、±２２°程度の位相変化量となり、最適なノイズ低減効果が得られる±４５°近辺から外れてしまう。
【００３３】
この場合には、基本クロック周波数Ｆｃに応じて、遅延回路２内のディレイバッファＤＢの各段当たりの位相遅延時間τを変化させることができる構成にすればよい。例えば、位相遅延時間τは、遅延回路２内の各ディレイバッファＤＢの動作電圧を変化することにより変化させることができる。そこで図４に示すように、各ディレイバッファＤＢに印加する電源電圧を変化させることができる電源電圧制御部を設けるようにしてもよい。電源電圧制御部にはＤ／Ａコンバータやレギュレータ等を用いることが可能である。図４では、遅延回路２内のそれぞれのディレイバッファＤＢにバッファアンプ１２を介してＤ／Ａコンバータ１０からの出力電圧を印加するように構成した例を示している。
【００３４】
相対的に低い周波数の入力ＣＬＫに対して使用する場合にはＤ／Ａコンバータ１０への入力値を低く設定して各ディレイバッファＤＢに印加する電源電圧を下げ、高い周波数の入力ＣＬＫに対して使用する場合にはＤ／Ａコンバータ１０への入力値を高く設定し各ディレイバッファＤＢに印加する電源電圧を上げるようにする。これにより、入力ＣＬＫの周波数が変化しても、最適な位相変化量Ｄを得ることができるようになる。なお、図４に示すようにＤ／Ａコンバータ１０の出力にバッファアンプ１２を設けているが、Ｄ／Ａコンバータ１０の出力駆動能力が十分あれば、これは必ずしも必要ない。
【００３５】
【発明の効果】
以上の通り、本発明によれば、少ないスペクトル分散数で最適に不要輻射ノイズを低減できるようになる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるクロック変調装置の概略の構成を示す図である。
【図２】本発明の一実施の形態によるクロック変調装置におけるディレイバッファＤＢの１段当たりの位相遅延時間τとＦＭ帯のノイズ低減効果の関係を示す図である。
【図３】本発明の一実施の形態によるクロック変調装置における位相変化量とノイズ低減効果との関係を示す図である。
【図４】本発明の一実施の形態によるクロック変調装置における遅延回路２内のそれぞれのディレイバッファＤＢにバッファアンプ１２を介してＤ／Ａコンバータ１０からの出力電圧を印加するように構成した例を示す図である。
【符号の説明】
２ 遅延回路
４ 選択回路
６ 選択信号
１０ Ｄ／Ａコンバータ
１２ バッファアンプ
ＤＢ０〜ＤＢ３０ ディレイバッファ
Ｓ０〜Ｓ３０ スイッチ回路
Claims (4)
- 入力パルスに対してそれぞれ位相遅延時間τだけ遅れて出力パルスを出力する遅延要素を直列に複数段接続した遅延回路と、
前記複数段の遅延要素のそれぞれから出力される前記出力パルスを順次選択する選択回路と
を備えたクロック変調装置であって、
前記遅延要素の初段に入力する基本クロックパルスに対して、前記初段の遅延要素からの出力パルスの位相変化量と、最終段の遅延要素からの出力パルスの位相変化量は、前記複数段の遅延要素の中心位置の遅延要素からの出力パルスの位相を基準として±４５°近辺であること
を特徴とするクロック変調装置。 - 請求項１記載のクロック変調装置において、
前記位相遅延時間τは、前記基本クロックパルスの周期の０．８％程度に設定されていること
を特徴とするクロック変調装置。 - 請求項１又は２に記載のクロック変調装置において、
前記各段の遅延素子に印加する電源電圧を制御する電源電圧制御部を備えていること
を特徴とするクロック変調装置。 - 請求項３記載のクロック変調装置において、
前記電源電圧制御部は、Ｄ／Ａコンバータを有していること
を特徴とするクロック変調装置。
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