JP2003338736A - サンプリング回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、撮像素子の出力信号をサンプリン
グするためのサンプリング回路に関し、遅延量の変動を
伴うことができ、正確な画像の取り込みを行うことがで
きるサンプリング回路を提供する。 【解決手段】 クロック信号ＣＬＫを発生するクロック
発生部２と、このクロック発生部２からのクロック信号
ＣＬＫが入力されるサンプルホールド信号発生部３と、
このサンプルホールド信号発生部３で発生するサンプル
ホールド信号の遅延量を制御する遅延制御部を有する遅
延部７とを設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、撮像素子の出力信
号をサンプリングするためのサンプリング回路に関す
る。

【０００２】

【従来の技術】従来、画像の取り込み手段として使用さ
れている撮像素子のアナログ信号をサンプリングする方
法として、撮像素子を駆動するクロック信号（以下、シ
ステムクロックという）を分周してサンプルホールド信
号を生成し、このサンプルホールド信号から一定の遅延
を持たせた信号を生成し、撮像素子のアナログ信号のタ
イミングに合わせてサンプリングを行う方法が知られて
いる。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
たようなサンプリング方法では、以下のような問題があ
った。すなわち、近年の画質向上の要望により画像情報
量が増大傾向にあるが、これに伴い情報の取り込みスピ
ードの向上が要求され、システムクロックの周波数が高
くなってきた。そのため、実際のシステムクロックの周
波数波形は、正規の周波数波形に対して大きくずれるよ
うになってきた。このずれには、周期的な周波数のずれ
と一時的な周波数のずれとが含まれる。

【０００４】ところで、このシステムクロックに同期し
て、撮像素子からアナログ信号が出力されるが、このア
ナログ信号をサンプリングするサンプルホールド信号
は、システムクロックを論理回路に取り込んでその幅と
周期を整えることで生成される。そして、サンプルホー
ルド信号は、遅延素子によりアナログ信号のタイミング
に合わせられた後、出力される。しかしながら、遅延素
子による遅延量は一定であるため、システムクロックの
ずれによる撮像素子からのアナログ信号の変動に対して
十分に追従することができないという問題があった。

【０００５】以下、この問題を図１２を用いて具体的に
説明する。図１２（ａ）は、正規のシステムクロック
（実線）に対して実際のシステムクロック（破線）の周
期が長くなったときの図である。サンプルホールド信号
ＳＨ１は、正規のシステムクロックに同期して論理回路
から出力される信号であり、正規のシステムクロックの
立ち上がりに対して遅延量Ｘを有している。そして、シ
ステムクロックが実線から破線のように変化すると、点
線で示すサンプルホールド信号ＳＨ２が出力される。こ
のサンプルホールド信号ＳＨ２は、遅延素子による遅延
量が一定のため実際のシステムクロックの立ち上がりに
対して遅延量Ｘを有している。しかしながら、実際のシ
ステムクロックに対しては、二点鎖線で示すような遅延
量Ｙを有したサンプルホールド信号ＳＨ３が要求され
る。

【０００６】図１２（ｂ）は、正規のシステムクロック
（実線）に対して実際のシステムクロック（破線）の周
期が短くなったときの図である。サンプルホールド信号
ＳＨ１は、正規のシステムクロックに同期して論理回路
から出力される信号であり、正規のシステムクロックの
立ち上がりに対して遅延量Ｘを有している。そして、シ
ステムクロックが実線から破線のように変化すると、点
線で示すサンプルホールド信号ＳＨ２が出力される。こ
のサンプルホールド信号ＳＨ２は、遅延素子による遅延
量が一定のため実際のシステムクロックの立ち上がりに
対して遅延量Ｘを有している。しかしながら、実際のシ
ステムクロックに対しては、二点鎖線で示すような遅延
量Ｚを有したサンプルホールド信号ＳＨ３が要求され
る。

【０００７】従って、システムクロックのずれによる撮
像素子からのアナログ信号の変動に対して追従すること
が望まれるが、遅延素子は遅延量の変動を伴うことがで
きないため、正確な画像の取り込みを行うことができな
いという問題があった。本発明は、かかる従来の問題を
解決するためになされたもので、遅延量の変動を伴うこ
とができ、正確な画像の取り込みを行うことができるサ
ンプリング回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】請求項１に記載のサンプ
リング回路は、クロック信号を発生するクロック発生部
と、このクロック発生部からの前記クロック信号が入力
されるサンプルホールド信号発生部と、このサンプルホ
ールド信号発生部で発生するサンプルホールド信号の遅
延量を制御する遅延制御部とを有することを特徴とす
る。

【０００９】請求項２に記載のサンプリング回路は、請
求項１に記載のサンプリング回路において、前記サンプ
ルホールド信号発生部は、パルス発生部と、このパルス
発生部からのパルス信号が入力される遅延部とを有し、
前記パルス発生部と前記遅延部とには、前記クロック発
生部より前記クロック信号が入力されることを特徴とす
る。

【００１０】請求項３に記載のサンプリング回路は、ク
ロック信号を発生するクロック発生部と、このクロック
発生部からの前記クロック信号が入力されるパルス発生
部と、前記クロック発生部からの前記クロック信号が入
力され、且つ前記パルス発生部に接続された遅延部とを
有するサンプリング回路であって、前記遅延部は、前記
パルス発生部で発生するパルス信号が入力される信号修
正部と、前記クロック信号が入力されるＦ／Ｖ変換部
と、前記信号修正部からの修正信号および前記Ｆ／Ｖ変
換部からの電圧信号が入力される比較部とを有すること
を特徴とする。

【００１１】請求項４に記載のサンプリング回路は、請
求項３に記載のサンプリング回路において、前記Ｆ／Ｖ
変換部は複数設けられ、前記遅延部に設けられた選択部
により、前記複数のＦ／Ｖ変換部のうちいずれか一方が
選択され、この選択されたＦ／Ｖ変換部は前記比較部と
接続されることを特徴とする。請求項５に記載のサンプ
リング回路は、請求項４に記載のサンプリング回路にお
いて、前記選択部には、前記比較部の出力信号が入力さ
れ、前記選択部は、前記比較部の出力信号に基づき前記
複数のＦ／Ｖ変換部のうちいずれか一方を選択すること
を特徴とする。

【００１２】請求項６に記載のサンプリング回路は、請
求項５に記載のサンプリング回路において、前記選択部
は、前記比較部からの出力信号が入力される判断部と、
この判断部により制御される切替部とを有し、この切替
部により前記複数のＦ／Ｖ変換部のうちいずれか一方が
選択されることを特徴とする。請求項７に記載のサンプ
リング回路は、クロック信号を発生するクロック発生部
と、このクロック発生部からの前記クロック信号が入力
されるパルス発生部と、前記クロック発生部からの前記
クロック信号が入力され、且つ前記パルス発生部に接続
された複数の遅延部とを有することを特徴とする。

【００１３】請求項８に記載のサンプリング回路は、ク
ロック信号を発生するクロック発生部と、このクロック
発生部からの前記クロック信号が入力されるパルス発生
部と、前記クロック発生部からの前記クロック信号が入
力され、且つ前記パルス発生部に接続された複数の遅延
部とを有することを特徴とする。

【００１４】

【発明の実施の形態】以下、本発明を図面を用いて詳細
に説明する。

【００１５】図１は、本発明のサンプリング回路の一実
施形態を示している。このサンプリング回路１は、撮像
素子の駆動を行うためのクロック信号ＣＬＫを発生する
クロック発生部２と、このクロック発生部２からクロッ
ク信号ＣＬＫが入力されるサンプルホールド信号発生部
３とを有している。サンプルホールド信号発生部３は、
パルス発生部５と、このパルス発生部５からのパルス信
号が入力される遅延部７とを有している。このパルス発
生部５と遅延部７とには、クロック発生部２よりクロッ
ク信号ＣＬＫが入力される。

【００１６】図２は、パルス発生部５の詳細を示してい
る。パルス発生部５は、２個の分周器９，１１と、２個
のＮＡＮＤゲート１３，１５とインバータ１７とを有し
ている。分周器９には、クロック発生部２よりクロック
信号ＣＬＫが入力される。この分周器９の出力側は分周
器１１とＮＡＮＤゲート１３，１５とに接続されてい
る。また、分周器１１の出力側は、ＮＡＮＤゲート１３
とインバータ１７とに接続されている。また、インバー
タ１７の出力側は、ＮＡＮＤゲート１５に接続されてい
る。

【００１７】パルス発生部５内の信号の流れについて
は、先ず、クロック発生部２からクロック信号ＣＬＫが
分周器９に入力され、周波数が１／２にされる。次い
で、分周器９から出力される信号１９Ｓが、分周器１１
とＮＡＮＤゲート１３，１５とに入力される。ここで、
分周器１１に入力された信号１９Ｓは、周波数が１／２
にされる。この分周器１１は、信号２１Ｓを出力する。
この信号２１Ｓは、ＮＡＮＤゲート１３とインバータ１
７とに入力される。インバータ１７に入力された信号２
１Ｓは、反転した信号２３Ｓを出力し、この信号２３Ｓ
はＮＡＮＤゲート１５に入力される。次いで、ＮＡＮＤ
ゲート１３は、信号１９Ｓと信号２１Ｓとが入力される
ことによりパルス信号である信号２５Ｓを出力し、ＮＡ
ＮＤゲート１５は、信号１９Ｓと信号２３Ｓとが入力さ
れることによりパルス信号である信号２７Ｓを出力す
る。この信号２５Ｓは、黒レベルのサンプリングをする
ために使用される。一方、信号２７Ｓは、黒レベルを含
んだ信号レベルをサンプリングするために使用される。

【００１８】図３は、パルス発生部５に入力されるクロ
ック信号ＣＬＫと、パルス発生部５内で発生する信号１
９Ｓ，２１Ｓ，２３Ｓ，２５Ｓ，２７Ｓとを示してい
る。信号１９Ｓは、分周器９の出力信号であるため、ク
ロック信号ＣＬＫの１／２の周波数を有している。信号
２１Ｓは、分周器１１の出力信号であるため、信号１９
の１／２の周波数、すなわちクロック信号ＣＬＫの１／
４の周波数を有している。信号２３Ｓは、インバータ１
７の出力信号であるため、信号２１Ｓを反転した信号と
なっている。信号２５Ｓは、ＮＡＮＤゲート１３の出力
信号であるため、信号１９Ｓと信号２１Ｓとが共にＨ信
号のときに、Ｌ信号となっている。信号２７Ｓは、ＮＡ
ＮＤゲート１５の出力信号であるため、信号１９Ｓと信
号２３Ｓとが共にＨ信号のときに、Ｌ信号となってい
る。

【００１９】図４は、遅延部７の詳細を示している。遅
延部７は、パルス発生部５で発生した信号２５Ｓ，２７
Ｓが入力される信号修正部であるローパス部２９と、ク
ロック信号ＣＬＫが入力される第１Ｆ／Ｖ変換部３７お
よび第２Ｆ／Ｖ変換部３９とを有している。ローパス部
２９には、図５（ａ）に示すような、高次正弦波成分を
含む矩形信号２５Ｓ，２７Ｓが入力される。そして、ロ
ーパス部２９により高次正弦波成分が除去され、図５
（ｂ）に示すような傾斜部分を有する修正信号３３Ｓが
出力される。なお、図５（ａ）および図５（ｂ）はそれ
ぞれ信号２５Ｓ，２７Ｓと修正信号３３Ｓの立ち上がり
部分を示しているが、立ち下がり部分も立ち上がり部分
と同様の修正が行われる。

【００２０】また、第１Ｆ／Ｖ変換部３７には、不図示
の反転増幅器が設けられ、同様に第２Ｆ／Ｖ変換部３９
には、非反転増幅器が設けられている。そのため、第１
Ｆ／Ｖ変換部３７の出力電圧Ｖ１と第２Ｆ／Ｖ変換部３
９の出力電圧Ｖ２とは、後述する図８に示すように、そ
れぞれ所定の基準値Ｍを中心に反転した値Ｔ（Ｂ’）と
Ｂ（Ｔ’）とになる。

【００２１】また、遅延部７は、選択部４１と、ローパ
ス部２９からの修正信号３３Ｓおよび選択部４１からの
電圧信号３５Ｓが入力される比較部であるコンパレータ
３６とを有している。この選択部４１は、第１Ｆ／Ｖ変
換部３７と第２Ｆ／Ｖ変換部３９とのうちいずれか一方
を選択し、この選択した第１Ｆ／Ｖ変換部３７または第
２Ｆ／Ｖ変換部３９をコンパレータ３６と接続する。ま
た、第１Ｆ／Ｖ変換部３７と第２Ｆ／Ｖ変換部３９とう
ちのいずれか一方の選択は、選択部４１に入力されるコ
ンパレータ３６の出力信号であるサンプルホールド信号
４３Ｓに基づいて行われる。

【００２２】なお、第１Ｆ／Ｖ変換部３７と第２Ｆ／Ｖ
変換部３９と選択部４１とによりサンプルホールド信号
４３Ｓの遅延量が制御されており、遅延制御部４５を形
成している。図６は、第１Ｆ／Ｖ変換部３７を示してい
る。第１Ｆ／Ｖ変換部３７は、微分回路４７とＩ−Ｖ変
換部４９とを有している。微分回路４７は、入力された
クロック信号ＣＬＫを微分し、図８に示すような電流Ｄ
ＩＦ１を出力する。ここで、クロック信号ＣＬＫの周波
数が高くなると、所定時間当たりのクロック信号ＣＬＫ
の数が増加し、クロック信号ＣＬＫの波形は図８中、左
側に移動する。すると、微分された電流ＤＩＦ１も図８
中、左側に移動し、Ｉ−Ｖ変換部４９へ単位時間当たり
に入力する電流量が増加する。そして、Ｉ−Ｖ変換部４
９に入力されるこの電流量の増加に応じて、Ｉ−Ｖ変換
部４９からの出力電圧Ｖ１が図８中、Ｍ値からＢ値へ減
少する。

【００２３】一方、クロック信号ＣＬＫの周波数が低く
なると、所定時間当たりのクロック信号ＣＬＫの数が減
少し、クロック信号ＣＬＫの波形は図８中、右側に移動
する。すると、微分された電流ＤＩＦ２も図８中、右側
に移動し、Ｉ−Ｖ変換部４９へ単位時間当たりに入力す
る電流量が減少する。そして、Ｉ−Ｖ変換部４９に入力
されるこの電流量の減少に応じて、Ｉ−Ｖ変換部４９か
らの出力電圧Ｖ１が図８中、Ｍ値からＴ値へ増加する。

【００２４】図７は、第２Ｆ／Ｖ変換部３９を示してい
る。第２Ｆ／Ｖ変換部３９は、微分回路４７ＡとＩ−Ｖ
変換部４９Ａとを有している。微分回路４７Ａは、入力
されたクロック信号ＣＬＫを微分し、図８に示すような
電流ＤＩＦ２を出力する。ここで、クロック信号ＣＬＫ
の周波数が高くなると、所定時間当たりのクロック信号
ＣＬＫの数が増加し、クロック信号ＣＬＫの波形は図８
中、左側に移動する。すると、微分された電流ＤＩＦ２
も図８中、左側に移動し、Ｉ−Ｖ変換部４９へ単位時間
当たりに入力する電流量が増加する。

【００２５】ここで、第２Ｆ／Ｖ変換部３９を第１変換
部３７と比較すると、上述したように第１Ｆ／Ｖ変換部
３７には反転増幅器が設けられているのに対して、第２
Ｆ／Ｖ変換部３９には非反転増幅器が設けられている点
で異なっているため、Ｉ−Ｖ変換部４９Ａに入力される
この電流量の増加に応じて、Ｉ−Ｖ変換部４９Ａからの
出力電圧Ｖ２が図８中、Ｍ値からＴ値へ増加する。

【００２６】一方、クロック信号ＣＬＫの周波数が低く
なると、所定時間当たりのクロック信号ＣＬＫの数が減
少し、クロック信号ＣＬＫの波形は図８中、右側に移動
する。すると、微分された電流ＤＩＦ２も図８中、右側
に移動し、Ｉ−Ｖ変換部４９Ａへ単位時間当たりに入力
する電流量が減少する。そして、Ｉ−Ｖ変換部４９Ａに
入力されるこの電流量の減少に応じて、Ｉ−Ｖ変換部４
９Ａからの出力電圧Ｖ２が図８中、Ｍ値からＢ値へ減少
する。

【００２７】図９は、選択部４１の詳細を示している。
選択部４１は、切替部５１とこの切替部５１の切替側を
判断する判断部５３とを有している。切替部５１は、コ
ンパレータ３６と第１Ｆ／Ｖ変換部３７との間またはコ
ンパレータ３６と第２Ｆ／Ｖ変換部３９との間を接続す
る役割を果たす。判断部５３には、コンパレータ３６か
らサンプルホールド信号４３Ｓが入力され、判断部５３
は、このサンプルホールド信号４３Ｓに基づき、コンパ
レータ３６に入力される修正信号３３Ｓの変化を判断
し、切替部５１を作動させる。より具体的には、切替部
５１は、コンパレータ３６に入力される修正信号３３Ｓ
が立ち上がるタイミングに合わせて第１Ｆ／Ｖ変換部３
７側を選択し、修正信号３３Ｓが立ち下がるタイミング
に合わせて第２Ｆ／Ｖ変換部３９側を選択する。そし
て、コンパレータ３６に電圧信号３５Ｓが入力される。
このとき、クロック信号ＣＬＫの周波数が高くなった場
合には、図８に示したＢ値の電圧信号３５Ｓが出力さ
れ、クロック信号ＣＬＫの周波数が低くなった場合に
は、Ｔ値の電圧信号３５Ｓが出力される。

【００２８】コンパレータ３６では、修正信号３３Ｓと
電圧信号３５Ｓとの比較が行われる。そして、修正信号
３３Ｓが電圧信号３５Ｓよりも大きい場合に、コンパレ
ータ３６はＨｉｇｈ信号を出力し、修正信号３３Ｓが電
圧信号３５Ｓよりも小さい場合に、コンパレータ３６は
Ｌｏｗ信号を出力する。そして、図１０に示すように修
正信号３３Ｓの立ち上がり時において、コンパレータ３
６に入力されるクロック信号ＣＬＫの周波数が高い場合
は、電圧信号３５ＳがＢ値となることにより波形ＨＷを
出力し、コンパレータ３６に入力されるクロック信号Ｃ
ＬＫの周波数が低い場合は、電圧信号３５ＳがＴ値とな
ることにより波形ＬＷを出力する。一方、修正信号３３
Ｓの立ち下がり時において、コンパレータ３６に入力さ
れるクロック信号ＣＬＫの周波数が高い場合は、電圧信
号３５ＳがＢ’値となることにより波形ＨＷを出力し、
コンパレータ３６に入力されるクロック信号ＣＬＫの周
波数が低い場合は、電圧信号３５ＳがＴ’値となること
により波形ＬＷを出力する。すなわち、クロック信号Ｃ
ＬＫの周波数が高くなった場合には、遅延量が小さい波
形が出力され、逆にクロック信号ＣＬＫの周波数が低く
なった場合には、遅延量が大きい波形が出力される。

【００２９】この実施形態のサンプリング回路では、ク
ロック発生部２と、このクロック発生部２からのクロッ
ク信号ＣＬＫが入力されるサンプルホールド信号発生部
３と、このサンプルホールド信号発生部３で発生するサ
ンプルホールド信号４３Ｓの遅延量を制御する遅延制御
部４５とを設けたので、クロック信号ＣＬＫのタイミン
グに基づき出力される撮像素子等からのアナログ信号
が、クロック信号ＣＬＫが周期的または一時的に変動す
ることにより揺らいでも、サンプルホールド信号４３Ｓ
の遅延量を遅延制御部４５で的確に制御すれば、画像の
劣化を伴わない正確な画像の取り込みを行うことが可能
である。ひいては、クロック信号ＣＬＫを用いた電子回
路から放出される高調波周波数のノイズ電波を、クロッ
ク信号ＣＬＫの周波数を自発的に変動させてクロック信
号ＣＬＫの周波数帯を広げることで、低減することがで
きる。

【００３０】また、この実施形態のサンプリング回路で
は、サンプルホールド信号発生部３には、パルス発生部
５と、このパルス発生部５からの信号２５Ｓ，２７Ｓが
入力される遅延部７とを設け、このパルス発生部５と遅
延部７とにクロック発生部２より同一のクロック信号Ｃ
ＬＫを入力するようにしたので、パルス発生部５からの
信号２５Ｓ，２７Ｓの出力タイミングを遅延部７で確実
に知ることができ、遅延部７による信号２５Ｓ，２７Ｓ
の制御を的確に行うことができる。すなわち、クロック
信号ＣＬＫのタイミングに基づき出力される撮像素子等
からのアナログ信号が、クロック信号ＣＬＫが周期的ま
たは一時的に変動することにより揺らいでも、的確な遅
延量を有するサンプルホールド信号４３Ｓを生成するこ
とができるので、画像の劣化を伴わない正確な画像の取
り込みを行うことができる。

【００３１】さらに、この実施形態のサンプリング回路
では、パルス発生部５で発生する信号２５Ｓ，２７Ｓが
入力されるローパス部２９と、クロック信号ＣＬＫが入
力される第１Ｆ／Ｖ変換部３７および第２Ｆ／Ｖ変換部
３９と、ローパス部２９からの修正信号３３Ｓと第１Ｆ
／Ｖ変換部３７または第２Ｆ／Ｖ変換部３９からの択一
的な電圧信号３５Ｓとが入力されるコンパレータ３６
と、を遅延部７に設けたので、ローパス部２９からの修
正信号３３ＳのＨｉｇｈとＬｏｗとの間に傾斜を持たせ
た上に、択一的な電圧信号３５Ｓを適宜選択するように
すれば、コンパレータ３６からのサンプルホールド信号
４３Ｓの遅延量を的確に制御することができる。

【００３２】また、この実施形態のサンプリング回路で
は、コンパレータ３６からのサンプルホールド信号４３
Ｓが入力される判断部５３と、この判断部５３により制
御される切替部５１とを選択部４１に設け、この切替部
５１により第１Ｆ／Ｖ変換部３７または第２Ｆ／Ｖ変換
部３９がコンパレータ３６と接続するようにしたので、
ローパス部２９からの修正信号３３Ｓの立ち上がりと立
ち下がりとにタイミングを合わせて第１Ｆ／Ｖ変換部３
７と第２Ｆ／Ｖ変換部３９との間の切替を行うことがで
き、サンプルホールド信号４３Ｓの立ち上がりの遅延量
と立ち下がりの遅延量をともに制御することができ、画
像の劣化を伴わない正確な画像の取り込みを行うことが
できる。

【００３３】さらに、この実施形態のサンプリング回路
では、第１Ｆ／Ｖ変換部３７に反転増幅器を設け、第２
Ｆ／Ｖ変換部３９に非反転増幅器を設けたので、クロッ
ク信号ＣＬＫの周波数が変動しても、第１Ｆ／Ｖ変換部
３７の出力電圧Ｖ１と第２Ｆ／Ｖ変換部３９の出力電圧
Ｖ２は、一方は増加し他方は減少するので、容易な構成
によりコンパレータ３６へ択一的な電圧信号３５Ｓの入
力を行うことができる。

【００３４】なお、上述した実施形態では、遅延部７に
第１Ｆ／Ｖ変換部３７と第２Ｆ／Ｖ変換部３９とを設け
た例について説明したが、３つ以上の出力特性の異なる
Ｆ／Ｖ変換部を設け、遅延量の制御をより細やかに行う
ようにしても良い。また、上述した実施形態では、１つ
の遅延部７を設けた例について説明したが、図１１に示
すように２つの遅延部７を設けても良い。或いは、３つ
以上設けても良い。そして、このような構成にすれば、
サンプルホールド信号が複数出力され、相関多重サンプ
リングを行うことができる。

【００３５】

【発明の効果】以上述べたように、本発明のサンプリン
グ回路では、クロック発生部と、このクロック発生部か
らのクロック信号が入力されるサンプルホールド信号発
生部と、このサンプルホールド信号発生部で発生するサ
ンプルホールド信号の遅延量を制御する遅延制御部とを
設けたので、クロック信号のタイミングに基づき出力さ
れる撮像素子等からのアナログ信号が、クロック信号が
周期的または一時的に変動することにより揺らいでも、
サンプルホールド信号の遅延量を遅延制御部で的確に制
御すれば、画像の劣化を伴わない正確な画像の取り込み
を行うことが可能である。ひいては、クロック信号を用
いた電子回路から放出される高調波周波数のノイズ電波
を、クロック信号の周波数を自発的に変動させてクロッ
ク信号の周波数帯を広げることで、低減することができ
る。

【図面の簡単な説明】

【図１】本発明のサンプリング回路の一実施形態を示す
説明図である。

【図２】図１のパルス発生回路の詳細を示す説明図であ
る。

【図３】図２のパルス発生回路内での信号波形を示す説
明図である。

【図４】図１の遅延部の詳細を示す説明図である。

【図５】図４のローパス部での入力信号と出力信号との
関係を示す説明図であり、（ａ）は入力信号を示し、
（ｂ）は出力信号を示している。

【図６】図４の第１Ｆ／Ｖ変換部を示す説明図である。

【図７】図４の第２Ｆ／Ｖ変換部を示す説明図である。

【図８】図４の第１Ｆ／Ｖ変換部および第２Ｆ／Ｖ変換
部内の信号を示す説明図である。

【図９】図４の選択部の詳細を示す説明図である。

【図１０】図４のコンパレータでの入力信号と出力信号
とを示す説明図である。

【図１１】本発明のサンプリング回路の変形例を示す説
明図である。

【図１２】従来のサンプルホールド信号を示す説明図で
ある。

【符号の説明】

１ サンプリング回路 ２ クロック発生部 ３ サンプルホールド信号発生部 ５ パルス発生部 ７ 遅延部 ２５Ｓ，２７Ｓ 信号 ２９ ローパス部 ３３Ｓ 修正信号 ３５Ｓ 電圧信号 ３６ コンパレータ ３７ 第１Ｆ／Ｖ変換部 ３９ 第２Ｆ／Ｖ変換部 ４１ 選択部 ４３Ｓ サンプルホールド信号 ４５ 遅延制御部 ５１ 切替部 ＣＬＫ クロック信号

Claims (8)

【特許請求の範囲】
1. 【請求項１】 クロック信号を発生するクロック発生部
   と、 このクロック発生部からの前記クロック信号が入力され
   るサンプルホールド信号発生部と、 このサンプルホールド信号発生部で発生するサンプルホ
   ールド信号の遅延量を制御する遅延制御部と、 を有することを特徴とするサンプリング回路。
2. 【請求項２】 請求項１に記載のサンプリング回路にお
   いて、 前記サンプルホールド信号発生部は、パルス発生部と、
   このパルス発生部からのパルス信号が入力される遅延部
   とを有し、 前記パルス発生部と前記遅延部とには、前記クロック発
   生部より前記クロック信号が入力されることを特徴とす
   るサンプリング回路。
3. 【請求項３】 クロック信号を発生するクロック発生部
   と、 このクロック発生部からの前記クロック信号が入力され
   るパルス発生部と、 前記クロック発生部からの前記クロック信号が入力さ
   れ、且つ前記パルス発生部に接続された遅延部と、 を有するサンプリング回路であって、 前記遅延部は、 前記パルス発生部で発生するパルス信号が入力される信
   号修正部と、 前記クロック信号が入力されるＦ／Ｖ変換部と、 前記信号修正部からの修正信号および前記Ｆ／Ｖ変換部
   からの電圧信号が入力される比較部と、 を有することを特徴とするサンプリング回路。
4. 【請求項４】 請求項３に記載のサンプリング回路にお
   いて、 前記Ｆ／Ｖ変換部は複数設けられ、 前記遅延部に設けられた選択部により、前記複数のＦ／
   Ｖ変換部のうちいずれか一方が選択され、この選択され
   たＦ／Ｖ変換部は前記比較部と接続されることを特徴と
   するサンプリング回路。
5. 【請求項５】 請求項４に記載のサンプリング回路にお
   いて、 前記選択部には、前記比較部の出力信号が入力され、 前記選択部は、前記比較部の出力信号に基づき前記複数
   のＦ／Ｖ変換部のうちいずれか一方を選択することを特
   徴とするサンプリング回路。
6. 【請求項６】 請求項５に記載のサンプリング回路にお
   いて、 前記選択部は、前記比較部からの出力信号が入力される
   判断部と、この判断部により制御される切替部とを有
   し、 この切替部により前記複数のＦ／Ｖ変換部のうちいずれ
   か一方が選択されることを特徴とするサンプリング回
   路。
7. 【請求項７】 請求項４ないし請求項６のいずれか１項
   に記載のサンプリング回路において、 前記複数のＦ／Ｖ変換部は、第１Ｆ／Ｖ変換部と第２Ｆ
   ／Ｖ変換部との２個からなり、 前記第１Ｆ／Ｖ変換部には、反転増幅器が設けられ、 前記第２Ｆ／Ｖ変換部には、非反転増幅器が設けられる
   ことを特徴とするサンプリング回路。
8. 【請求項８】 クロック信号を発生するクロック発生部
   と、 このクロック発生部からの前記クロック信号が入力され
   るパルス発生部と、 前記クロック発生部からの前記クロック信号が入力さ
   れ、且つ前記パルス発生部に接続された複数の遅延部
   と、 を有することを特徴とするサンプリング回路。