JP2009079913A - 半導体集積回路装置およびその試験方法 - Google Patents

Abstract

【課題】モード切替え時にロックアップタイムを不要として試験の高速化を図る。
【解決手段】ＰＬＬユニット１を搭載し、該ＰＬＬユニットの出力クロックを試験用クロックに使用してスキャンシフトモードおよびキャプチャモードにより試験を行う半導体集積回路装置であって、前記ＰＬＬユニット１は、外部からの入力クロックＣＬＫを第１の分周数Ｋで分周して前記スキャンシフトモードに使用するための第１のクロックＣＬＫ１を生成する第１の分周器１１と、前記入力クロックＣＬＫを第２の分周数Ｍで分周して第２のクロックＣＬＫ２を生成する第２の分周器１２と、該第２のクロックを受け取って前記キャプチャモードに使用するための第３のクロックＣＬＫ３を生成するＰＬＬ１４と、を備えるように構成する。
【選択図】図４

Description

本発明は、半導体集積回路装置およびその試験方法に関し、特に、ＴＤＴ実速度試験を高速に行う半導体集積回路装置およびその試験方法に関する。

近年、ＴＤＴ（Transition Delay Test)を高速に行う試験（ＴＤＴ実速度（At Speed）試験）が必要とされている。ここで、ＴＤＴ実速度試験は、半導体集積回路装置（システム回路）を実際の動作と同じ周波数で駆動して行う試験である。

ＴＤＴ実速度試験は、システムが動作する周波数で試験対象回路を動作させて試験を行う。試験で使用するクロックの生成には、複数の手法があり、システムを構成する回路の一部として搭載されたＰＬＬの出力クロックを試験用クロックとして使用するものがある。

ところで、従来、半導体集積回路装置のスキャンテストにおいて、通常モードにおける動作速度を低下させずに実速度検査を網羅的に行うために、シフト動作時は適当な周波数で回路を動作させ、キャプチャ動作時は実動作時間で回路を動作させ、そして、キャプチャ動作時に動作周波数特性の異なる回路群に対してそれぞれ異なるデューティ比を実効的に実現させるために、キャプチャ動作サイクルの直前のシフト動作サイクルにおいてそれぞれのクロックのデューティ比を変え、キャプチャ動作サイクルにおいてはそれぞれのクロックを同一のデューティ比とするようにした半導体集積回路装置の実速度検査方法が提案されている（例えば、特許文献１参照）。

特開２００５−３２６２０３号公報（図４、図６）

図１は従来の半導体集積回路装置の一例を説明するためのブロック図であり、上述した特許文献１に開示されたＴＤＴ実速度試験を行う機能を備えた半導体集積回路装置を示すものである。

図１に示す従来の半導体集積回路装置は、クロック入力端子（外部端子）ＩＮから入力されたクロックＣＬＫを遅延調整セル１０１で遅延して、スキャンシフトモードの最後の立ち上がりエッジの位相とキャプチャモードの最初の立ち上がりエッジの位相を調整することで試験回路２に供給する試験用クロックを生成している。

試験回路（試験機能を有する部分回路）２は、遅延調整セル１０１からの試験用クロックで動作するＳＦＦ（Scan Flip-Flop：スキャンフリップフロップ）２１および２２、並びに、試験対象となるファンクションロジック２０を備えている。

ここで、スキャンシフトモードとは、試験対象（ファンクションロジック２０）のＳＦＦ２１，２２に値を設定するモードであり、また、キャプチャモードとは、ＳＦＦ２１，２２の状態を遷移させるモードである。

図１に示す従来の半導体集積回路装置は、ＰＬＬの出力クロックを利用してＴＤＴ実速度試験を行うものではなく、遅延調整セル１０１で入力クロックを遅延させて試験を行うものである。

近年、システム（半導体集積回路装置）の動作速度の高速化に伴って、ＴＤＴ実速度試験を正確なタイミングで行うために、システム構成の一部として搭載されたＰＬＬの出力クロックを試験用クロックとして使用するものが考えられている。

図２は従来の半導体集積回路装置の他の例を説明するためのブロック図であり、図３は図２に示す半導体集積回路装置におけるＴＤＴ実速度試験を説明するためのタイムチャートである。図２において、参照符号１０２はＰＬＬ、１０３はマルチプレクサ（ＭＵＸ）、そして、１０４はマルチプレクサ制御回路を示している。なお、ＰＬＬ１０２およびＭＵＸ１０３は、ＰＬＬユニット１００を構成している。

図２に示す従来の半導体集積回路装置は、ＭＵＸ１０３に対して、クロック入力端子ＩＮから入力されたスキャンシフトモード用クロックＣＬＫ０１と、クロック入力端子ＩＮから入力されたキャプチャモードに使用するためのクロックＣＬＫ０２をＰＬＬ１０２で受け取ってＰＬＬ１０２により逓倍したキャプチャモード用クロックＣＬＫ０３とを入力し、マルチプレクサ制御回路１０４の出力により、スキャンシフトモード用クロックＣＬＫ０１およびキャプチャモード用クロックＣＬＫ０３を選択して試験回路２へ出力するようになっていた。

ところで、一般的に、スキャンシフト用クロックＣＬＫ０１の周波数は、１０ＭＨz〜３０ＭＨzの範囲であり、また、ＰＬＬ１０２に入力するクロックＣＬＫ０２の周波数は、４ＭＨz〜５０ＭＨzの範囲であり、これらのクロックＣＬＫ０１およびＣＬＫ０２は通常一致することはほとんどない。

すなわち、図２に示す従来の半導体集積回路装置において、スキャンシフト用クロックＣＬＫ０１の周波数（例えば、１５ＭＨz）と、ＰＬＬ１０２の入力クロックＣＬＫ０２の周波数（例えば、４ＭＨz）が同じとなる場合はほとんどないため、ＭＵＸ１０３によるスキャンシフトモード用クロックＣＬＫ０１とキャプチャモード用クロックＣＬＫ３との選択に応じて、換言すると、試験モードをスキャンシフトモード→キャプチャモード→スキャンシフトモード→キャプチャモード→・・・→スキャンシフトモードと切り替えるのに対応させて、クロック入力端子ＩＮからのクロックの周波数を切り替えていた。

しかしながら、ＰＬＬ１０２は、入力するクロックがＣＬＫ０１からＣＬＫ０２へ切り替わった後、直ちに安定した周波数（例えば、２００ＭＨz）の出力ロックＣＬＫ０３を出力することができず、図３から明らかなように、試験モードがスキャンシフトモードからキャプチャモードへ切り替わる毎に所定のロックアップタイム（例えば、１００μｓ）が必要になっていた。

なお、スキャンシフトモード用クロックＣＬＫ０１を、クロック入力端子ＩＮとは異なる入力端子から入力し、クロック入力端子ＩＮからはキャプチャモードに使用するためのクロックＣＬＫ０２を切り替えることなく入力することも考えられるが、この場合には、各試験回路に対して２つ（２倍）のクロック入力端子（外部端子）が必要になるため、外部端子の制限により実用的ではない。

このように、図２に示す従来の半導体集積回路装置では、試験対象のＳＦＦに値を設定するモード（スキャンシフトモード）からＰＬＬの出力クロックでＳＦＦの状態を遷移させるモード（キャプチャモード）へ切り替える毎にＰＬＬのロックアップタイムが発生し、その結果、試験時間が長くなるという課題があった。

本発明は、上述した従来技術が有する課題に鑑み、モード切替え時にロックアップタイムを不要として試験を高速に行うことが可能な半導体集積回路装置およびその試験方法の提供を目的とする。

本発明の第１の形態によれば、ＰＬＬユニットを搭載し、該ＰＬＬユニットの出力クロックを試験用クロックに使用してスキャンシフトモードおよびキャプチャモードにより試験を行う半導体集積回路装置であって、前記ＰＬＬユニットは、外部からの入力クロックを第１の分周数で分周して前記スキャンシフトモードに使用するための第１のクロックを生成する第１の分周器と、前記入力クロックを第２の分周数で分周して第２のクロックを生成する第２の分周器と、該第２のクロックを受け取って前記キャプチャモードに使用するための第３のクロックを生成するＰＬＬと、を備えることを特徴とする半導体集積回路装置が提供される。

本発明の第２の形態によれば、ＰＬＬユニットの出力クロックを使用してスキャンシフトモードおよびキャプチャモードにより試験を行う半導体集積回路装置の試験方法であって、前記スキャンシフトモードでは、外部からの入力クロックを第１の分周数で分周した第１のクロックを使用し、且つ、前記キャプチャモードでは、前記入力クロックを第２の分周数で分周した第２のクロックを入力としてＰＬＬを行った第３のクロックを使用し、前記スキャンシフトモードと前記キャプチャモードとの切り替え時に前記入力クロックの周波数の変更を不要としたことを特徴とする半導体集積回路装置の試験方法が提供される。

本発明によれば、モード切替え時にロックアップタイムを不要として試験を高速に行うことが可能な半導体集積回路装置およびその試験方法を提供することができる。

以下、本発明に係る半導体集積回路装置およびその試験方法の実施例を、添付図面を参照して詳述する。

図４は本発明に係る半導体集積回路装置の一実施例を示すブロック図である。ここで、試験回路２は、図２を参照して説明した従来の試験回路と同様のものであり、試験用クロックで動作するＳＦＦ２１および２２、並びに、試験対象となるファンクションロジック２０を備えて構成される。

本実施例の半導体集積回路装置は、図２に示す半導体集積回路装置においてＰＬＬユニット１００（１）の構成を改良して試験の高速化を図るものである。なお、ＰＬＬユニット１は、システム回路構成の一部として半導体集積回路装置に搭載されるものであり、半導体集積回路装置の実際の動作時には、ＰＬＬユニット１の出力クロックを使用して各回路（試験機能を有する部分回路２）を駆動するようになっている。

すなわち、図４に示されるように、本実施例のＰＬＬユニット１は、外部からの入力クロックＣＬＫを第１の分周数Ｋで分周して第１のクロックＣＬＫ１を生成する第１の分周器１１、入力クロックＣＬＫを第２の分周数Ｍで分周して第２のクロックＣＬＫ２を生成する第２の分周器１２、第２のクロックＣＬＫ２を受け取って第３のクロックＣＬＫ３を生成するＰＬＬ１４、および、第１の分周器１１からの第１のクロックＣＬＫ１とＰＬＬ１４からの第３のクロックＣＬＫ３とを選択して出力するＭＵＸ（マルチプレクサ）１５を備えている。なお、ＰＬＬ１４は、その出力信号を第３の分周数Ｎで分周してフィードバックする第３の分周器１３を備えている。

ここで、ＰＬＬユニット１は、例えば、ＰＬＬマクロとして提供され得るものであり、クロック入力端子（外部端子）ＩＮから入力されたクロックＣＬＫが入力されるクロック入力端子（マクロ端子）ＭＴ０、分周数（Ｋ／Ｍ）が入力される分周数制御用端子（マクロ端子）ＭＴ１、マルチプレクサ制御回路４からのマルチプレクサ制御信号が入力される制御信号入力端子（マルチプレクサ制御用端子：マクロ端子）ＭＴ２、および、ＭＵＸ１５からの出力クロックが出力されるクロック出力端子（マクロ端子）ＭＴ３を有する。

なお、ＴＤＴ実速度試験において、マルチプレクサ制御回路４は、マルチプレクサ制御信号によりＭＵＸ１５を制御し、スキャンシフトモード時に第１のクロックＣＬＫ１を選択して出力すると共に、キャプチャモード時に第３のクロックＣＬＫ３を選択して出力するようになっている。ここで、スキャンシフトモードとは、試験対象（ファンクションロジック２０）のＳＦＦ２１，２２に値を設定するモードであり、また、キャプチャモードとは、ＳＦＦ２１，２２の状態を遷移させるモードである。

図５は本発明に係る半導体集積回路装置の試験方法における処理の一例を示すフローチャートであり、ＰＬＬユニット１における第１の分周器１１における分周数Ｋ，第２の分周器１２における分周数Ｍの設定処理を説明するためのものである。ここで、入力クロックＣＬＫの周波数をＦinとし、スキャンシフトモード時の周波数（第１のクロックＣＬＫ１の周波数）をＦsとし、第２のクロックＣＬＫ２の周波数をＦpとし、キャプチャモード時の周波数（第３のクロックＣＬＫ３の周波数）Ｆcとする。

ここで、スキャンシフトモード用クロックの周波数（Ｆs）は試験仕様により決まる。また、第２のクロックＣＬＫ２の周波数（Ｆp）、ＰＬＬ１４の出力クロック（第３のクロックＣＬＫ３）の周波数（Ｆc）は半導体集積回路装置の品種仕様により決まる。なお、ここでは、例えば、スキャンシフトモード用クロックの周波数（Ｆs）が１５ＭＨzで第２のクロックＣＬＫ２の周波数（Ｆp）が４ＭＨｚ、キャプチャモード用クロックの周波数（Ｆc）が２００ＭＨzの場合を考える。

また、ＰＬＬ１４の入力クロックと出力クロックとの関係（逓倍数）は、半導体集積回路装置の品種仕様により決まるが、例えば、ＰＬＬ１４は、入力クロック（ＣＬＫ２）の周波数（Ｆp）を５０逓倍した周波数（Ｆc）のクロック（ＣＬＫ３）を出力するものとする。すなわち、第３の分周器１３の分周数Ｎが５０の場合を考える。

図５に示されるように、各分周器の分周数（Ｋ，Ｍ）の設定は、まず、ステップＳＴ１において、試験仕様により決まるスキャンシフトモード用クロックの周波数Ｆs、および、半導体集積回路装置の品種仕様により決まるＰＬＬ１４の入力クロックＣＬＫ２の周波数Ｆpを認識する。

次に、ステップＳＴ２に進んで、外部入力クロックＣＬＫの周波数Ｆinを、スキャンシフトモード用クロックの周波数ＦsとＰＬＬ１４の入力クロックＣＬＫ２の周波数Ｆpの最小公倍数に設定する。

さらに、ステップＳＴ３に進んで、第１の分周器１１の分周数Ｋおよび第２の分周器１２の分周数Ｍを決定する。すなわち、第１の分周器１１の分周数Ｋを、Ｋ＝Ｆin／Ｆsから求め、また、第２の分周器１２の分周数Ｍを、Ｍ＝Ｆin／Ｆpから求める。

具体的に、例えば、外部入力クロックＣＬＫの周波数Ｆinは、１５ＭＨzのスキャンシフトモード用クロックと４ＭＨzのＰＬＬ１４の入力クロックＣＬＫ２との最小公倍数である６０ＭＨzとなり、第１の分周器１１の分周数ＫはＫ＝４となり、そして、第２の分周器１２の分周数ＭはＭ＝１５となる。

これにより、ＴＤＴ実速度試験を行う場合、ＭＵＸ１５の入力には、１５ＭＨzのスキャンシフトモード用クロックと、２００ＭＨzのキャプチャモード用クロックが継続的に供給されることになり、スキャンシフトモードからキャプチャモードへの切り替え時に必要とされていたＰＬＬ１４のロックアップタイムを無くすことが可能になる。

なお、第１の分周器１１の分周数Ｋおよび第２の分周器１２の分周数Ｍの設定は、例えば、マクロ端子ＭＴ１を介して各分周器１１および１２に対してシリアル転送（１６）を行って設定することができる。

図６は図４に示す半導体集積回路装置におけるＴＤＴ実速度試験を説明するためのタイムチャートであり、図７は図６に示すタイムチャートをより詳細に示す図である。

図６および図７と、前述した図３との比較から明らかなように、本実施例の半導体集積回路装置におけるＴＤＴ実速度試験では、従来必要とされていたスキャンシフトモードからキャプチャモードへの切り替え時におけるＰＬＬ１４のロックアップタイム（第２サイクル以降のロックアップタイム：例えば、１００μｓ）を無くすことができる。この第２サイクル以降のロックアップタイムは、例えば、数万サイクル繰り返すことになるため、例えば、１万サイクルで１秒の時間短縮を行うことが可能になる。なお、第１サイクルのロックアップタイムは、従来と同様に必要となる。

このように、本実施例の半導体集積回路装置（ＰＬＬユニット）によれば、外部入力クロックＣＬＫの周波数を切り替えることなく、スキャンシフトモード用クロックＣＬＫ１およびＰＬＬ１４の入力クロックＣＬＫ２（キャプチャモード用クロックＣＬＫ３）の周波数をそれぞれの適切な周波数で供給することができるため、モード切り替え時もＰＬＬ１４はロック状態を継続することになる。その結果、モード切り替えの度に発生していたＰＬＬ１４のロックアップタイムを無くして試験時間の短縮を図ることができる。

なお、ＰＬＬユニット１はＰＬＬマクロとして半導体集積回路装置に内蔵することにより、ＴＤＴ実速度試験のソリューションをＰＬＬマクロとして提供することができる。

以下に本発明の諸態様を付記としてまとめる。
（付記１）
ＰＬＬユニットを搭載し、該ＰＬＬユニットの出力クロックを試験用クロックに使用してスキャンシフトモードおよびキャプチャモードにより試験を行う半導体集積回路装置であって、前記ＰＬＬユニットは、
外部からの入力クロックを第１の分周数で分周して前記スキャンシフトモードに使用するための第１のクロックを生成する第１の分周器と、
前記入力クロックを第２の分周数で分周して第２のクロックを生成する第２の分周器と、
該第２のクロックを受け取って前記キャプチャモードに使用するための第３のクロックを生成するＰＬＬと、を備えることを特徴とする半導体集積回路装置。

（付記２）
付記１に記載の半導体集積回路装置において、前記入力クロックの周波数は、前記第１のクロックの周波数と前記第２のクロックの周波数との最小公倍数になっていることを特徴とする半導体集積回路装置。

（付記３）
付記１または２に記載の半導体集積回路装置において、
前記第１のクロックの周波数は、前記入力クロックの周波数および前記第１の分周数により決定され、且つ、
前記第２のクロックの周波数は、前記入力クロックの周波数、前記第２の分周数により決定されることを特徴とする半導体集積回路装置。

（付記４）
付記３に記載の半導体集積回路装置において、
前記第１および第２の分周数の制御は、入力端子からシリアル転送で行うことを特徴とする半導体集積回路装置。

（付記５）
付記３に記載の半導体集積回路装置において、
前記ＰＬＬユニットは、前記第１のクロックおよび前記第３のクロックを選択するマルチプレクサを備えることを特徴とする半導体集積回路装置。

（付記６）
付記５に記載の半導体集積回路装置において、さらに、
前記スキャンシフトモードで前記第１のクロックを選択すると共に、前記キャプチャモードで前記第３のクロックを選択するように前記マルチプレクサを制御するマルチプレクサ制御回路を備えることを特徴とする半導体集積回路装置。

（付記７）
付記１〜６のいずれか１項に記載の半導体集積回路装置において、前記試験は、前記半導体集積回路装置のＴＤＴ実速度試験であることを特徴とする半導体集積回路装置。

（付記８）
外部からの入力クロックを第１の分周数で分周して第１のクロックを生成する第１の分周器と、
前記入力クロックを第２の分周数で分周して第２のクロックを生成する第２の分周器と、
該第２のクロックを受け取って第３のクロックを生成するＰＬＬと、を備え、前記第１のクロックをスキャンシフトモードで使用すると共に、前記第３のクロックをキャプチャモードで使用して試験を行うことを特徴とするＰＬＬユニット。

（付記９）
付記８に記載のＰＬＬユニットにおいて、
前記入力クロックの周波数は、前記第１のクロックの周波数と前記第２のクロックの周波数との最小公倍数になっていることを特徴とするＰＬＬユニット。

（付記１０）
付記８または９に記載のＰＬＬユニットにおいて、
前記第１のクロックの周波数は、前記入力クロックの周波数および前記第１の分周数により決定され、且つ、
前記第２のクロックの周波数は、前記入力クロックの周波数、前記第２の分周数および前記ＰＬＬに使用される第３の分周器の第３の分周数により決定されることを特徴とするＰＬＬユニット。

（付記１１）
付記１０に記載のＰＬＬユニットにおいて、
前記第１および第２の分周数の制御をシリアル転送で行う分周数制御用端子を有することを特徴とするＰＬＬユニット。

（付記１２）
付記１０に記載のＰＬＬユニットにおいて、さらに、
前記第１のクロックおよび前記第３のクロックを選択するマルチプレクサを備えることを特徴とするＰＬＬユニット。

（付記１３）
付記１２に記載のＰＬＬユニットにおいて、
前記スキャンシフトモードで前記第１のクロックを選択すると共に、前記キャプチャモードで前記第３のクロックを選択するように前記マルチプレクサを制御する、マルチプレクサ制御回路からの制御信号が入力されるマルチプレクサ制御用端子を有するＰＬＬユニット。

（付記１４）
付記８〜１３のいずれか１項に記載のＰＬＬユニットにおいて、前記試験は、前記半導体集積回路装置のＴＤＴ実速度試験であることを特徴とするＰＬＬユニット。

（付記１５）
ＰＬＬユニットの出力クロックを使用してスキャンシフトモードおよびキャプチャモードにより試験を行う半導体集積回路装置の試験方法であって、
前記スキャンシフトモードでは、外部からの入力クロックを第１の分周数で分周した第１のクロックを使用し、且つ、
前記キャプチャモードでは、前記入力クロックを第２の分周数で分周した第２のクロックを入力としてＰＬＬを行った第３のクロックを使用し、前記スキャンシフトモードと前記キャプチャモードとの切り替え時に前記入力クロックの周波数の変更を不要としたことを特徴とする半導体集積回路装置の試験方法。

（付記１６）
付記１５に記載の半導体集積回路装置の試験方法において、前記入力クロックの周波数を、前記第１のクロックの周波数と前記第２のクロックの周波数との最小公倍数にすることを特徴とする半導体集積回路装置の試験方法。

（付記１７）
付記１５または１６に記載の半導体集積回路装置の試験方法において、
前記第１のクロックの周波数を、前記入力クロックの周波数および前記第１の分周数により決定し、且つ、
前記第２のクロックの周波数を、前記入力クロックの周波数、前記第２の分周数により決定することを特徴とする半導体集積回路装置の試験方法。

本発明は、半導体集積回路装置およびその試験方法に関し、特に、ＰＬＬユニットを改良してＴＤＴ実速度試験を高速に行うようにしたものであり、システム回路構成の一部としてＰＬＬユニットを搭載した半導体集積回路装置に対して幅広く適用することができる。

従来の半導体集積回路装置の一例を説明するためのブロック図である。 従来の半導体集積回路装置の他の例を説明するためのブロック図である。 図２に示す半導体集積回路装置におけるＴＤＴ実速度試験を説明するためのタイムチャートである。 本発明に係る半導体集積回路装置の一実施例を示すブロック図である。 本発明に係る半導体集積回路装置の試験方法における処理の一例を示すフローチャートである。 図４に示す半導体集積回路装置におけるＴＤＴ実速度試験を説明するためのタイムチャートである。 図６に示すタイムチャートをより詳細に示す図である。

符号の説明

１ ＰＬＬユニット
２ 試験回路
１１ 第１の分周器
１２ 第２の分周器
１３ 第３の分周器
１４，１０２ ＰＬＬ
１５，１０３ マルチプレクサ（ＭＵＸ）
２０ ファンクションロジック
２１，２２ スキャンフリップフロップ（ＳＦＦ）
１０１ 遅延調整セル
１０４ マルチプレクサ制御回路

Claims (6)

1. ＰＬＬユニットを搭載し、該ＰＬＬユニットの出力クロックを試験用クロックに使用してスキャンシフトモードおよびキャプチャモードにより試験を行う半導体集積回路装置であって、前記ＰＬＬユニットは、
   外部からの入力クロックを第１の分周数で分周して前記スキャンシフトモードに使用するための第１のクロックを生成する第１の分周器と、
   前記入力クロックを第２の分周数で分周して第２のクロックを生成する第２の分周器と、
   該第２のクロックを受け取って前記キャプチャモードに使用するための第３のクロックを生成するＰＬＬと、を備えることを特徴とする半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置において、前記入力クロックの周波数は、前記第１のクロックの周波数と前記第２のクロックの周波数との最小公倍数になっていることを特徴とする半導体集積回路装置。
3. 請求項１または２に記載の半導体集積回路装置において、
   前記第１のクロックの周波数は、前記入力クロックの周波数および前記第１の分周数により決定され、且つ、
   前記第２のクロックの周波数は、前記入力クロックの周波数、前記第２の分周数により決定されることを特徴とする半導体集積回路装置。
4. ＰＬＬユニットの出力クロックを使用してスキャンシフトモードおよびキャプチャモードにより試験を行う半導体集積回路装置の試験方法であって、
   前記スキャンシフトモードでは、外部からの入力クロックを第１の分周数で分周した第１のクロックを使用し、且つ、
   前記キャプチャモードでは、前記入力クロックを第２の分周数で分周した第２のクロックを入力としてＰＬＬを行った第３のクロックを使用し、前記スキャンシフトモードと前記キャプチャモードとの切り替え時に前記入力クロックの周波数の変更を不要としたことを特徴とする半導体集積回路装置の試験方法。
5. 請求項４に記載の半導体集積回路装置の試験方法において、前記入力クロックの周波数を、前記第１のクロックの周波数と前記第２のクロックの周波数との最小公倍数にすることを特徴とする半導体集積回路装置の試験方法。
6. 請求項４または５に記載の半導体集積回路装置の試験方法において、
   前記第１のクロックの周波数を、前記入力クロックの周波数および前記第１の分周数により決定し、且つ、
   前記第２のクロックの周波数を、前記入力クロックの周波数、前記第２の分周数により決定することを特徴とする半導体集積回路装置の試験方法。

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