CN1306699C - 时钟和数据恢复电路 - Google Patents

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Abstract

本发明提供一种能够跟踪于频率调制后的输入数据的时钟和数据恢复电路。该电路具有：输入数据信号和同步时钟信号，检测相位的推迟和提前，并输出UP1/DOWN1信号的相位检测器；对UP1/DOWN1信号进行积分并分别输出UP2/DOWN2信号、UP3/DOWN3信号的第1、第2积分器；输入来自第2积分器的UP3/DOWN3信号，输出UP4/DOWN4信号的图形发生器；输入来自第1积分器的UP2/DOWN2信号和来自上述图形发生器的UP4/DOWN4信号，生成并输出UP5/DOWN5信号的混频器；以及根据来自混频器的UP5/DOWN5信号，对输入的时钟信号的相位进行插值并将其输出的相位插值器，从相位插值器输出的时钟信号作为时钟而被反馈输入到相位检测器。

Description

时钟和数据恢复电路
技术领域
本发明涉及根据输入数据生成时钟信号及数据的时钟和数据恢复电路。
背景技术
如果电子装置中的时钟发生器发生单一频率，那么，在该频率与高次谐波，辐射就会增大，为此，采用通过频率调制来降低不要的辐射峰，从而降低EMI(electromagnatic interference)的频谱扩展时钟(Spread SpectrumClock)。作为从由频谱扩展时钟进行频率调制后的串行数据提取时钟的方法，公知的如图13所示的时钟和数据恢复电路(例如参照非专利文献1)。
参照图13，除了由相位检测器201、积分器202、和相位插值器206构成的相位跟踪回路以外，还具有由积分器203、充电泵214、环路滤波器215、VCO(压控振荡器)216、相位插值器206构成的频率跟踪回路，使同步时钟跟踪于按照频谱扩展时钟频率进行调制后的数据。还具有用于VCO216的频率初始化、由相位频率检测器211、充电泵212、环路滤波器215、VCO216构成的频率初始化回路。
[非专利文献1]
“1.5Gbps，5150 ppm Spread Spectrum SerDes PHY with a 0.3mW，1.5Gbps Level Detector for Serial ATA”，Symposium on VLSI Circuits Digestof Technical Papers 5-3、Fig.1，June/2002
[非专利文献2]
“A Semi-Digital DLL with Unlimited Phase Shift Capability and 0.08-40OMHz Operating Range”，Figure4ISSCC 1997 p.p332-333
[非专利文献3]
“A 2B Parallel 1.25Gb/s Interconnect I/O Interface with Self-Configurable Link and Plesiochronous Clocking”，Figure 10.3.5(a)ISSCC1999 p.p180-181
[专利文献1]
特开2001-136062号公报(第4、5页，第1图)
[专利文献2]
特开2002-190724号公报(第9、10页，第6、7、8、9图)
但是，不包含构成图13中的频率跟踪回路的积分器203、充电泵214、环路滤波器215、VCO216的构成的时钟和数据恢复电路，对于用频谱扩展时钟进行频率调制后的串行数据的相位进行跟踪是困难的。以下予以说明。对于由相位检测器201、积分器202、相位插值器206构成的时钟和数据恢复电路，在相位插值器206的分解力设为1/64、积分器202由到+/-4的增减计数器构成的场合，仅仅能够跟踪到1/(64×4)＝0.39％为止的频率差。
然而，对磁盘的串行接口系统而言，要求跟踪到0.5％的频率调制。
另外，具有包括充电泵214、环路滤波器215、VCO216的频率跟踪回路的时钟和数据恢复电路，可构成跟踪于0.5％以上的频率调制的电路，不过，作为多频道构成时，芯片尺寸、消耗功率将增加。即，具有包括充电泵、环路滤波器、VCO(压控振荡器)的频率跟踪回路的时钟和数据恢复电路，作为多频道构成时，全部的频道都要具有包含充电泵、环路滤波器、VCO的频率跟踪回路，使芯片尺寸增大。而且，例如在1Gbps以上的高速系统中，如果全部的频道都设置高速VCO的话，就会使消耗功率增大。
发明内容
本发明的主要的目的在于提供一种能缩小电路规模、减少芯片尺寸、降低消费电流、同时跟踪于频率调制后的输入数据的时钟和数据恢复电路。
为解决上述课题，本发明人深刻研究的结果，完全独立地发现：配置根据控制信号对输出时钟的相位进行调整的相位插值器，设置根据频率跟踪回路中的相位比较结果而适当生成频率跟踪用的控制信号的图形发生器，把相位跟踪回路的上升/下降信号和来自频率跟踪回路的图形发生器的上升/下降信号进行合成，作为控制信号供给相位插值器，采用这种构成，不用VCO，就能够实现缩小电路规模的时钟和数据恢复电路。即，达成上述目的的本发明的一种时钟和数据恢复电路，具有以下装置：具有频率跟踪回路和相位跟踪回路；对输入数据信号和同步时钟信号的相位进行比较的相位检测器；输入输入时钟信号和控制信号，根据上述控制信号，使输出时钟信号的相位可变，把上述输出时钟作为上述同步时钟供给上述相位检测器的相位插值器，上述相位检测器和相位插值器为频率跟踪回路和相位跟踪回路所共有，在频率跟踪回路中配置图形发生器，该图形发生器根据上述相位检测器的相位比较结果，生成把来自上述相位插值器的输出时钟信号的频率设定为可变的信号并将其输出，根据上述相位跟踪回路的相位检测结果和上述频率跟踪回路中的上述图形发生器的输出，生成对上述相位插值器的上述控制信号。
本发明的另一种时钟和数据恢复电路，具有对同步时钟信号和数据信号的相位进行比较并将相位比较结果输出的相位检测器，和输入输入时钟信号和控制信号、把输出时钟信号的相位调整为可变的相位插值器；在频率跟踪回路中具有图形发生器，该图形发生器输入来自上述相位检测器的相位比较结果的积分值，生成并输出用于把来自上述相位插值器的输出时钟信号的频率设定为可变的信号；具有混频器，该混频器生成把相位跟踪回路中的积分值和上述频率跟踪回路中的上述图形发生器的输出进行混合后的信号，该相位跟踪回路根据上述相位检测器的相位比较结果的积分值，对来自上述相位插值器的输出时钟信号的相位进行控制；由上述混频器生成的信号作为上述控制信号而供给上述相位插值器；来自上述相位插值器的上述输出时钟信号作为上述同步时钟信号，被反馈输入到上述相位检测器。
在本发明中，上述相位跟踪回路和上述频率跟踪回路也可以构成为：通过将上述相位跟踪回路中的相位比较结果的积分值作为上述频率跟踪回路中图形发生器的输入，上述相位跟踪回路和上述频率跟踪回路共用对上述相位检测器的相位比较结果进行积分的1个积分器。
在本发明中，上述混频器也可以构成为：在上述相位跟踪回路和上述频率跟踪回路之中的一方呈稳定状态时，输出根据另一回路的相位比较结果对上述相位插值器的输出时钟信号的相位进行调整的控制信号。
在本发明中，上述混频器也可以为具有以下装置的构成：在上述相位跟踪回路的相位比较结果和上述频率跟踪回路的上述图形发生器的输出呈同时升高的场合，按规定的时钟，连续地输出把上述相位插值器的输出时钟信号的相位加以提前的控制信号；在上述相位跟踪回路的相位比较结果和上记频率跟踪回路的上述图形发生器的输出呈同时下降的场合，按规定的时钟，连续地输出把上述相位插值器的输出时钟信号的相位加以推迟的控制信号。
附图说明
图1是表示本发明一实施例的构成图。
图2是表示本发明一实施例的相位检测器的构成的一例图。
图3是示意地表示图2的相位检测器的动作之一例的定时图。
图4是示意地表示图2的相位检测器的动作之另一例的定时图。
图5是表示本发明一实施例的相位检测器之另一构成例的图。
图6是示意地表示图5的相位检测器的动作之一例的定时图。
图7是表示本发明一实施例的图形发生器的构成的图。
图8是以表格形式表示本发明一实施例的图形发生器的译码器的构成、动作的图。
图9是用于说明本发明一实施例的混频器的构成、动作的图。
图10是表示本发明另一实施例的构成的图。
图11是表示本发明一实施例中所用的相位插值器的构成之一例的图。
图12是表示本发明一实施例中所用的相位插值器之另一构成例的图。
图13是表示现有的时钟和数据恢复电路的构成的图。
具体实施方式
说明本发明的实施方式。本发明优选的一实施方式的装置具有：输入数据信号和同步时钟信号，检测二个输入信号的相位的推迟和提前，根据检测结果，输出第1控制信号(UP1/DOWN1)的相位检测器(101)；对从相位检测器(101)输出的第1控制信号进行积分，输出第2控制信号(UP2/DOWN2)的第1积分器(102)；对从相位检测器(101)输出的第1控制信号(UP1/DOWN1)进行积分，输出第3控制信号的第2积分器(103)；输入从第2积分器(103)来的第3控制信号(UP3/DOWN3)，输出第4控制信号的图形发生器(104)；输入从第1积分器(102)来的第2控制信号(UP2/DOWN2)和从图形发生器(104)来的第4控制信号(UP4/DOWN4)，生成第5控制信号(UP5/DOWN5)并将其输出的混频器(105)；根据从混频器(105)来的第5控制信号(UP5/DOWN5)，对被输入的时钟信号的相位进行插值，对输出时钟的相位进行调整的相位插值器(106)。从相位插值器(106)输出的时钟信号，作为同步时钟，被反馈输入到相位检测器(101)。作为输入到相位插值器(106)的时钟信号，例如可以采用输入频谱扩展时钟的构成，或是，也可以采用输入一定频率的时钟的构成。根据这样构成的本实施方式，例如，不用VCO，而用相位插值器的控制，来实现与由串行ATA规定的0.5％以上的频谱扩展时钟进行频率调制后的串行数据对应的时钟和数据恢复电路。以下，就实施例进行说明。
(实施例)
图1是表示本发明一实施例的构成图。参照图1，它具有：输入输入数据和同步时钟，检测相位的推迟和提前，输出表示相位比较结果的控制信号UP1/DOWN1(上升1/下降1)的相位检测器101；对相位检测器101的输出进行积分，输出控制信号UP2/DOWN2(上升2/下降2)的积分器102；对来自相位检测器101的控制信号UP1/DOWN1进行积分，输出控制信UP3/DOWN3(上升3/下降3)的积分器103；输入来自积分器103的控制信号UP3/DOWN3，输出控制信号UP4/DOWN4(上升4/下降4)的图形发生器104；输入来自积分器102的控制信号UP2/DOWN2和来自图形发生器104的输出信号UP4/DOWN4，输出控制信号UP5/DOWN5(上升5/下降5)的混频器105；根据来自混频器105的信号UP5/DOWN5，对被输入的时钟信号的相位进行插值的相位插值器106，相位插值器106的输出被反馈输入到相位检测器101。作为输入到相位插值器(106)的时钟信号，可以输入由未图示的频谱扩展时钟发生电路(Spread Spectrum ClockGenerator)生成的频谱扩展时钟(Spread Spectrum Clock)，或是，也可以输入由未图示的倍增PLL(Phase Locked Loop)等生成的一定频率的时钟。
在实施例中，具有根据同步时钟和输入数据的相位比较结果对相位插值器106的相位进行控制的相位跟踪回路，频率跟踪器中具有：以大体上固定的时间间隔生成移动相位插值器106的相位的控制信号的图形发生器104；根据同步时钟和输入数据的相位比较结果的积分，对图形发生器104的输出信号的发生间隔进行控制的积分器103，不用VCO，而是通过相位插值器106的控制来实现与由0.5％以上的频谱扩展时钟进行频率调制后的串行数据对应的时钟和数据恢复电路。
按照本实施例，由于EMI对策，因而可以根据由频谱扩展时钟进行调频后的串行数据，再现与该数据同步后的时钟，并且在多频道构成的场合，不需要对各频道都有VCO，可由共用块的时钟发生源(PLL，合成器)向各频道供给时钟，所以对降低功耗、缩小芯片尺寸有贡献。
简要说明图1所示的实施例的动作。由相位检测器101对输入数据和同步时钟的相位进行比较，输出表示同步时钟比输入时钟是推迟还是提前的控制信号UP1/DOWN1信号。
UP1/DOWN1信号由积分器102进行平均，输出UP2/DOWN2信号，通过混频器105，由相位插值器106校正时钟的相位，使得同步时钟的相位接近输入数据的相位，从而进行相位控制。积分器102、103由接收来自相位检测器101的UP1信号而进行递增计数、接收来自相位检测器101的DOWN1信号而进行递减计数的增减计数器构成。
当输入相位检测器101的数据的数据速率和同步时钟的频率相等时，只要相位跟踪回路发挥作用，使两者相位相合即可。
输入相位检测器101的输入数据速率与同步时钟的频率不同时，频率跟踪回路进行动作。如果输入数据的数据速率比同步时钟的频率慢的话，相位检测器101就激活DOWN1信号，积分器102生成将DOWN1信号进行积分后的DOWN2信号，推迟来自相位插值器106的输出时钟(同步时钟)的相位。
如果存在的频率差，即使推迟同步时钟的相位，输入相位检测器101的输入数据的数据速率也赶不上同步时钟的话，相位检测器101的输出就使DOWN1信号继续(将多个时钟周期的DOWN1置为逻辑1)，积分器103输出DOWN3信号。收到DOWN3信号，图形发生器104就发生DOWN4信号(置为激活的)，以便校正频率。
图形发生器104在来自积分器103的DOWN3信号连续时，就进行控制动作，使DOWN3信号发生频度增多。
将来自图形发生器104的DOWN4信号、来自积分器102的DOWN2信号输入混频器105，混频器105按照DOWN4信号和DOWN2信号，产生用于校正相位插值器106中的时钟的相位的信号DOWN5信号。
如果输入数据的数据速率低，DOWN1、DOWN3信号的输出持续若干周期的话，DOWN4、DOWN5信号发生频度将提高，从相位插值器106输出的同步时钟的延迟量就会增大，因此，频率就会降低。而且，在同步时钟的频率和输入数据的数据速率大体上相等时，来自相位检测器101的UP1信号和DOWN1信号的发生频度大体平衡，来自积分器103的UP3/DOWN3就不会发生，成为稳定状态。
另一方面，如果输入相位检测器101的数据的数据速率高，UP1、UP3信号持续的话，UP4、UP5信号的发生频度就提高，实质上从相位插值器106输出的同步时钟的频率将提高。而且，在输入相位检测器101的同步时钟的频率和输入数据的数据速率大体上相等时，来自相位检测器101的UP1和DONW1信号大体平衡，来自积分器103的UP3/DOWN3信号不会发生，成为稳定状态。
图形发生器104，象后述一样，由对每个时钟重复从0到M的值进行计数的计数器、根据来自积分器103的UP3/DOWN3信号在+N/-N的范围对值进行增减的增减计数器、和译码器构成。
以下，说明各构成要素。
图2是表示相位检测器101的构成之一例的图。表示一例以1.5GHz的2相时钟接收1.5Gbps数据的场合的构成。参照图2，相位检测器101具有：把输入数据输入数据端子，在时钟端子接收同步时钟信号CLK1的第1触发器(FF1)111(边沿触发的触发器)；把该输入数据输入到数据输入端子，在时钟端子接收同步时钟信号CLK1和倒相时钟信号CLK3的第2触发器(FF3)112；把第1触发器111的输出q1输入到数据输入端子，在时钟端子接收时钟信号CLK1的第3触发器(FF11)113；把第2触发器112的输出q3输入到数据输入端子，在时钟端子接收时钟信号CLK1的锁存器114(直通锁存器)；把第1触发器(FFI)111的输出q1和锁存器114的输出q31作为输入的第1异或电路(XOR)115；把第3触发器(FF11)113的输出q11和锁存器114的输出q31作为输入的第2异或电路(XOR)116；把第1、第2异或电路(XOR)115、116的输出分别作为串行输入并将其并行输出的第1、第2信号分离器(DEMUX电路)117、118；取得第1、第2信号分离器117输出的“或”的第1OR电路119；取得第2信号分离器118的输出的“或”的第20R电路120；取得第1OR电路119的输出和第2OR电路120的输出的由倒相器122倒相输出的“或”的第1AND电路123；以及取得第2OR电路120的输出和第1OR电路119的输出的由倒相器121倒相输出的“或”的第2AND电路124。第1触发器(FF1)111的输出q1作为同步化数据被输出。
图3及图4是表示图2所示相位检测器101的定时动作例的定时图。图3表示输入数据比同步时钟相位提前的场合，图4表示输入数据比同步时钟相位推迟的场合。
如图3所示，如果输入数据的变化定时在CLK1的上升沿和CLK3的上升沿之间，那么，第1控制信号的上升信号up1为逻辑1(高电平)，下降信号down1为逻辑0(低电平)。
还有，如图4所示，如果输入数据的变化定时在CLK3的上升沿和CLK1的上升沿之间，那么，第1控制信号的上升信号up1为逻辑0(低)，下降信号down1为逻辑1(高)。
进行串行并行变换的第1、第2DEMUX电路117、118设有在相位检测器101的后级配置的积分器102、103、图形发生器104、和混频器105，以便使之以比时钟信号CLK1的频率慢的时钟进行动作。在使积分器102、103、图形发生器104、和混频器105与时钟CLK1以相同频率进行动作时，就不用DEMUX电路117、118。另外，由于对串行并行变换电路(DEMUX电路)输入来自相位比较电路的相位差信号(上升信号和下降信号)，使相位差信号的速度降低，从而使动作速度提高的PLL电路是公知的(例如参照专利文献1)。
图5是表示相位检测器101的另一构成例图。图5中所示的构成适用于例如以1.5GHz的4相时钟接收3Gbps的数据的场合。
具有把输入数据和4相时钟CLK1～CLK4(4相同步时钟)分别输入到数据输入端子和时钟输入端子的4个触发器131～134，输入以时钟CLK1对触发器131、132的输出q1、q2进行取样的触发器135、136、以时钟CLK1对触发器133、134的输出q3、q4进行取样的锁存器137、138、触发器135、136、以及锁存器137、138的输出q11、q21、q31、q41并将其译码，输出上升信号up1、下降信号down1。
图6是表示图5中所示的相位检测器101的动作的一例的定时图。以4个触发器131～134在各偏移90度相位的4相时钟CLK1～CLK4的上升沿对输入数据取样，对各个取样结果，按时钟CLK1，由触发器135、136、锁存器137、138取样，输入取样结果的译码器139，在邻接的取样信号不相同时，把该时钟作为输入数据的转移定时，判断输入数据相位的推迟、提前，并输出上升信号、下降信号。另外，输出q1和q31，作为差动的同步化数据。
输入数据的转移的定时
·在第1相时钟CLK1的上升沿和第2相时钟CLK2的上升沿之间，或是，
·在第3相时钟CLK3的上升沿和第4相时钟CLK4的上升沿之间时，把第1控制信号的上升信号up1置为逻辑1。
输入数据的转移的定时
·在第2相时钟CLK2的上升沿和第3相时钟CLK3的上升沿之间，或是，
·在第4相时钟CLK4的上升沿和第1相时钟CLK1的上升沿之间时，把第1控制信号的下降信号down1置为逻辑1。
与图2所示的构成例相同，由于在译码器139中具有DEMUX电路(未图示)，因而能够以比时钟信号CLK1低的频率使后级电路动作。
接着，说明图1的积分器102、积分器103。积分器102、积分器103采用在来自相位检测器101的上升信号up1为逻辑1时增加计数值、下降信号down1为逻辑1时使计数值减少的增减计数器。
如图2所示，由于相位检测器101中具有DEMUX电路(1串行、2并行输出)117、118，因而供给积分器102、积分器103所用的增减计数器(未图示)的时钟的频率就变成输入相位检测器101的同步时钟的1/2。
积分器103，当计数值为“63”，输入的第1控制信号的上升信号UP1＝1时，在随后的时钟，输出第3控制信号的上升信号UP3＝1，计数值变为“0”(自动清除)；当计数值为“-63”，输入的第1控制信号的下降信号DOWN1＝1时，在随后的时钟，输出第3控制信号的下降信号DOWN3＝1，并把计数值自动清除为“0”。
积分器102，当计数值为“4”，输入的第1控制信号的上升信号UP1＝1时，在随后的时钟，输出第2控制信号的上升信号UP2＝1并把计数值置为“0”；当计数值为“-4”，输入的第1控制信号的下降信号DOWN1＝1时，在随后的时钟，输出第2控制信号的下降信号DOWN2＝1，并把计数值自动清除为“0”。
接着，说明图1的图形发生器104的一具体例。图7是表示图形发生器104的构成一例图。参照图7，图形发生器104具有：把时钟(同步时钟)作为输入的计数器141；输入来自积分器103的第3控制信号UP3/DOWN3，输入时钟(同步时钟)并进行递增计数和递减计数的增减计数器142；以及输入计数器141及142的各计数值并对其进行译码、输出第4控制信号UP4/DOWN4的译码器143。
图形发生器104的图形长，优选的是，比相位跟踪回路用的积分器102所用的增减计数器的最大值要大。本实施例中，图形长设为“10”。
计数器141，与图形长“10”对应，对每个时钟从“0”到“9”进行重复(循环地)计数。
增减计数器142，在取值从“-10”到“+10”的范围内，上升信号UP3＝1时，增加计数值(即，递增计数)，下降信号DOWN3＝1时减少计数值(即，递减计数)。
图8是用于说明图7的译码器143的构成、动作的真值表。图8中表示，相对于被输入的增减计数器142和计数器141的值，译码器143的输出值(UP4和DOWN4)的一例。在图8中，“-1”表示DOWN4＝逻辑1，“+1”表示UP4＝逻辑1，“0”表示DOWN4＝逻辑0、UP4＝逻辑0。
如图8所示，译码器143构成为：
·增减计数器142的计数值为“0”时，把第4控制信号的上升/下降信号UP4/DOWN4都作为逻辑0而输出，
·增减计数器142的计数值为“+n”时，以与图形长对应的10个时钟，把UP4信号作为逻辑1而输出例如n次，
·增减计数器152的计数值为“-n”时，每10个时钟，把DOWN4信号作为逻辑1而输出n次。
还有，译码器143
·增减计数器142的计数值为“+1”，计数器141的计数值为“5”时，使UP4信号为逻辑1，
·增减计数器142的计数值为“+2”，计数器141的计数值为“3”或者“8”时，使UP4信号为逻辑1，
·增减计数器142的计数值为“+3”，计数器141的值为“2”、“5”、“8”时，使UP4信号为逻辑1。
如上所述，把从译码器143输出的UP4、DOWN4信号设定为每图形长(10个时钟周期)大体上等间隔。
其次，说明图1的混频器105。图9是用于说明混频器105的逻辑构成的表。如图9所示：
·第2控制信号的UP2、DOWN2都是逻辑0，或都是逻辑1时，输出第4控制信号UP4、DOWN4的值，作为第5控制信号UP5、DOWN5。
·第4控制信号UP4、DOWN4都是逻辑0，或都是逻辑1时，输出第2控制信号UP2、DOWN2的值，作为第5控制信号UP5、DOWN5。
·第2控制信号UP2、DOWN2和第4控制信号UP4、DOWN4都是逻辑1时，输出逻辑0，作为第5控制信号UP5、DOWN5。
·第2控制信号的上升信号UP2和第4控制信号的上升信号UP4都是逻辑1时，例如以2个时钟连续地把第5控制信号的上升信号UP5作为逻辑1而输出。
·第2控制信号的下降信号DOWN2和第4控制信号的下降信号DOWN4都是逻辑1时，例如以2个时钟连续地把第5控制信号的下降信号UP5作为逻辑1而输出。
·第2控制信号的上升信号UP2和第4控制信号的下降信号DOWN4都是逻辑1时，输出逻辑0，作为第5控制信号UP5、DOWN5。
·第2控制信号的下降信号DOWN2和第4控制信号的上升信号UP都是逻辑1时，输出逻辑0，作为第5控制信号UP5、DOWN5。
其次，说明图1的相位插值器(也称作“相位内插器”)106。图1的相位插值器106中，输入具有90度相位差的4相时钟，将它们混合，通过第5控制信号UP5/DOWN5，改变混合比例，从而改变输出时钟的相位。相位变化的分解力取为1个时钟周期To的64分之一。被输入的第5控制信号之中的上升信号UP5为逻辑1时，作为相位插值器106的输出的同步时钟，时钟的周期在瞬间缩短64分之1，相位就会提前，反之，下降信号DOWN5为逻辑1时，作为相位插值器106的输出的同步时钟，时钟周期在瞬间延长64分之一，相位就会推迟。
作为对输入时钟的相位进行混合的电路，可以采用公知的电路(例如上述非专利文献2、3、和专利文献2)。
图11是表示上述非专利文献2中公开的相位插值器(interporetor)的构成图。参照图11，该相位插值器具有：源极共连后连接到第1恒流源CS1，栅极以差动方式接收时钟IN1、IN1B，输出对分别连接到第1负载的一端(并联连接的PMOS晶体管MP61、MP62的共漏极)和第2负载的一端(并联连接的PMOS晶体管MP63、MP64的共漏极)而构成第1差动对的NMOS晶体管MN61、MN62；源极共连后连接到第2恒流源CS2，栅极以差动方式接收时钟IN2、IN2B，输出对分别连接到第1负载的一端(MP61、MP62的共漏极)和第2负载的一端(MP63、MP64的共漏极)而构成第2差动对的NMOS晶体管MN63、MN64，从第1、第2差动对的共连输出对，输出二个输入时钟的加权和的相位输出OUT、OUTB。该相位插值器，将数字加权编码ictl(与相位分解力N对应，N比特b[0]～b[N-1]，另外，上述非专利文献2中为16比特b[0]～b[15])供给第1、第2恒流源CS1、CS2，使第1、第2恒流源CS1、CS2的电流值可变(根据把N比特b[0]～b[N-1]输入到栅极端子的NMOS晶体管MN6A1～MN6AN的导通、截止来选择恒流源MN6B1～MN6BN的个数，使电流值可变)，从而变换为输出时钟的相位。另外，图11中，恒流源MN6B1～MN6BN的电流值为相同的值。
在这种场合，根据来自图1的混频器105的UP5、DOWN 5信号，相位插值器106生成输出数字加权编码ictl(撒毛美塔符号：サ一モメ一タ符号)并将其输出。另外，也可以用电阻分别置换有源负载MP61和MP62、MP63和MP64。
或是，作为相位插值器106，也可以采用上述专利文献2等公开的相位插值器。图12表示其一例。图12表示的相位插值器，从端子OUT输出具有延迟的输出时钟，该延迟对应于内分后的相位量，该内分是按控制信号S[0]～SN-1](SB[0]～SB[N-1]为S[0]～S[N-1]的倒相信号)规定的内分比，对输入到输入IN1、IN2的信号的相位差来进行的。即，由于把输入IN1和IN2的上升沿的相位差的内分比设定为可变，因而使输出时钟的相位可变。简要说明图12所示的相位插值器的电路动作：输入IN1和IN2的信号为低电平时，通过把OR电路51的输出作为栅极的输入的PMOS晶体管MP51，对节点N51充电，在输入IN1的上升沿时，通过栅极被输入控制信号S[0]～S[N-1]的NMOS晶体管MN31～MN3N之中的、控制信号被设为高电平、处于导通状态的n个NMOS晶体管的总线，节点N51的电容的积蓄电荷就被部分放电，在迟于输入IN1、输入IN2的上升沿时，通过栅极被输入控制信号SB[0]～SB[N-1]的NMOS晶体管MN41～MN4N之中的、控制信号被设为高电平、处于导通状态的(N-n)个NMOS晶体管的总线和NMOS晶体管MN31～MN3N之中的、处于导通状态的n个NMOS晶体管的共计N个总线，节点N51的电容的积蓄电荷就被放电，节点N51的电压低于阈值时，倒相器INV51的输出就从低电平上升到高电平。这样，以输入IN1和IN2的相位差T的N份为单位(T/N)，输出时钟的相位就被设定为可变。另外，对S[0]～S[N-1]输入撒毛美塔符号。
按照上述的本实施例，采用对于1.5GHz的时钟具有1/64分解力的相位插值器106，并且在相位检测器101中包含1∶2的DEMUX电路117、118，图形发生器104就可按750MHz的时钟进行动作。
在这种场合，从图形发生器104输出的第4控制信号中，一般在UP4＝1时，作为相位插值器106的输出的同步时钟的频率变为最高。这时，因为在1.5GHz的2个时钟，相位1次提前1/64，所以同步时钟的频率比1.5GHz要升高1/(2×64)＝0.78125％。
相反，从图形发生器104输出的第4控制信号中，一般在DOWN4＝1时，同步时钟的频率变为最低，其频率比1.5GHz降低0.78125％。
因而，按照本实施例，可以调制跟踪±0.78125％的SSC(SpreadSpectrum Clock)。
还有，本发明的时钟和数据恢复电路，与包含VCO的现有电路相比，各频道的功耗大约降低6mW，并且可以减少10％左右的面积。
接着，说明本发明的第2实施例。图10是表示本发明第2实施例的构成的图。参照图10，本实施例把图1的2个积分器102、103合并为一个。即，由相位跟踪回路和频率跟踪回路兼用积分器102。图形发生器104输入来自积分器102的第2控制信号UP2/DOWN2，输出第4控制信号UP4/DOWN4。除此以外的构成，与上述实施例相同。
在作为一个积分器102的场合，优选的是，将图形发生器104的图形长设定为比上述第1实施例的场合还要长。本实施例中，把图形长设为“128”。图形发生器104的计数器141(参照图7)，与图形长“128”对应，在每个时钟从“0”到“127”重复(循环地)进行计数。
以上，就上述实施例对本发明进行了说明，不过，本发明不限于上述实施例的构成，当然包括在发明专利申请的范围的各项权利要求的发明的范围内，本领域技术人员能够做出的各种变形和修改。
如上所述，按照本发明，根据相位跟踪回路的相位检测结果和频率跟踪回路中的图形发生器的输出，构成生成对相位插值器的控制信号，可以在不具有VCO的情况下对频率调制后的输入数据进行跟踪，达到缩小电路规模、减少芯片尺寸、降低消耗电流的目的。
同时，按照本发明，在相位检测器中通过对串行并行相位检测信号进行串行并行变换，就可以降低后级电路的动作速度，就能够对应电路的高速化。

Claims (40)

1.一种时钟和数据恢复电路，其特征是：
具有频率跟踪回路和相位跟踪回路；
对输入数据信号和同步时钟信号的相位进行比较的相位检测器，和
输入输入时钟信号和控制信号，根据上述控制信号，使输出时钟信号的相位可变，把上述输出时钟作为上述同步时钟而供给上述相位检测器的相位插值器，
上述相位检测器和上述相位插值器为上述频率跟踪回路和上述相位跟踪回路所共有；
在上述频率跟踪回路中配设有图形发生器，该图形发生器根据上述相位检测器的相位比较结果，生成把来自上述相位插值器的输出时钟信号的频率设定为可变的信号并将其输出；
具有根据上述相位跟踪回路的相位检测结果和上述频率跟踪回路中的上述图形发生器的输出，生成对上述相位插值器的上述控制信号的电路。
2.一种时钟和数据恢复电路，其特征是：
具有
输入同步时钟信号和数据信号，对上述同步时钟信号和上述数据信号的相位进行比较并将相位比较结果输出的相位检测器，和
输入输入时钟信号和控制信号，把输出时钟信号的相位调整为可变的相位插值器；
在频率跟踪回路中具有图形发生器，该图形发生器输入来自上述相位检测器的相位比较结果的积分值，生成并输出用于把来自上述相位插值器的输出时钟信号的频率设定为可变的信号；
具有混频器，该混频器生成把相位跟踪回路中的积分值和上述频率跟踪回路中的上述图形发生器的输出进行混合后的信号，该相位跟踪回路根据上述相位检测器的相位比较结果的积分值，对来自上述相位插值器的输出时钟信号的相位进行控制；
由上述混频器生成的信号作为上述控制信号，被供给上述相位插值器；
来自上述相位插值器的上述输出时钟信号作为上述同步时钟信号，被反馈输入到上述相位检测器。
3.根据权利要求2所述的时钟和数据恢复电路，其特征是：
通过将上述相位跟踪回路中的相位比较结果的积分值作为上述频率跟踪回路中图形发生器的输入，上述相位跟踪回路和上述频率跟踪回路共用对上述相位检测器的相位比较结果进行积分的1个积分器。
4.根据权利要求2所述的时钟和数据恢复电路，其特征是：
上述混频器，在上述相位跟踪回路和上述频率跟踪回路之中的一方呈稳定状态时，输出根据另一回路的相位比较结果对上述相位插值器的输出时钟信号的相位进行调整的控制信号。
5.根据权利要求2所述的时钟和数据恢复电路，其特征是：
上述混频器，
在上述相位跟踪回路的相位比较结果和上述频率跟踪回路的上述图形发生器的输出呈同时升高的场合，按规定的时钟周期，连续地输出把上述相位插值器的输出时钟信号的相位加以提前的控制信号；
在上述相位跟踪回路的相位比较结果和上述频率跟踪回路的上述图形发生器的输出呈同时下降的场合，按规定的时钟周期，连续地输出把上述相位插值器的输出时钟信号的相位加以推迟的控制信号。
6.一种时钟和数据恢复电路，其特征是：
具有：
输入数据信号和同步时钟信号，比较输入后的2个信号的相位，检测推迟和提前，根据该检测结果输出第1控制信号的相位检测器；
输入并积分从上述相位检测器输出的上述第1控制信号，输出第2控制信号的第1积分器；
输入并积分从上述相位检测器输出的上述第1控制信号，输出第3控制信号的第2积分器；
输入并计数从上述第2积分器来的上述第3控制信号，根据上述计数结果，输出第4控制信号的图形发生器；
输入从上述第1积分器来的上述第2控制信号和从上述图形发生器来的上述第4控制信号，根据上述第2控制信号和上述第4控制信号，生成并输出第5控制信号的混频器；以及
输入输入时钟信号和从上述混频器来的上述第5控制信号，根据上述第5控制信号，使输出时钟信号的相位可变的相位插值器，
从上述相位插值器来的输出时钟信号作为上述同步时钟，被反馈输入到上述相位检测器。
7.一种时钟和数据恢复电路，其特征是：
具有：
输入数据信号和同步时钟信号，比较输入后的2个信号的相位，检测推迟和提前，根据该检测结果输出第1控制信号的相位检测器；
输入并积分从上述相位检测器输出的上述第1控制信号，输出第2控制信号的积分器；
输入并计数从上述积分器来的上述第2控制信号，根据上述计数结果，输出第3控制信号的图形发生器；
输入从上述积分器来的上述第2控制信号和从上述图形发生器来的上述第3控制信号，根据上述第2控制信号和上述第3控制信号，生成并输出上述第4控制信号的混频器；以及
输入输入时钟信号和从上述混频器来的上述第4控制信号，根据上述第4控制信号，使输出时钟信号的相位可变的相位插值器，
从上述相位插值器来的输出时钟信号作为上述同步时钟，被反馈输入到上述相位检测器。
8.根据权利要求6所述的时钟和数据恢复电路，其特征是：
上述第1至第5控制信号分别具有表示相位提前的上升信号和表示相位推迟的下降信号。
9.根据权利要求7所述的时钟和数据恢复电路，其特征是：
上述第1至第4控制信号分别具有表示相位提前的上升信号和表示相位推迟的下降信号。
10.根据权利要求6所述的时钟和数据恢复电路，其特征是：
上述图形发生器具有：
接收被输入的时钟信号，以零到第1计数值为计数值，进行重复计数的第1计数器；
上述第3控制信号呈上升、下降时，接收被输入的时钟信号，进行递增计数、递减计数的第2计数器；以及
接收上述第1、第2计数器的计数输出，根据上述计数输出，输出上述第4控制信号的译码器。
11.根据权利要求7所述的时钟和数据恢复电路，其特征是：
上述图形发生器具有：
接收被输入的时钟信号，以零到第1计数值为计数值，进行重复计数的第1计数器；
上述第2控制信号呈上升、下降时，接收被输入的时钟信号，进行递增计数、递减计数的第2计数器；以及
接收上述第1、第2计数器的计数输出，根据上述计数输出，输出上述第3控制信号的译码器。
12.根据权利要求10所述的时钟和数据恢复电路，其特征是：
上述译码器，在与上述第1计数器的上述第1计数值对应的周期数期间，等间隔或接近等间隔地输出上述第4控制信号的上升信号或下降信号。
13.根据权利要求11所述的时钟和数据恢复电路，其特征是：
上述译码器，在与上述第1计数器的上述第1计数值对应的周期数期间，等间隔或接近等间隔地输出上述第3控制信号的上升信号或下降信号。
14.根据权利要求10所述的时钟和数据恢复电路，其特征是：
上述译码器，
输入上述第1、第2计数器的计数输出并将其译码，输出上升信号和下降信号，作为上述第4控制信号；
上述第2计数器的计数值为正值时，对于与上述第1计数器的上述第1计数值对应的周期数，按上述第2计数器的计数值，输出上升信号；
上述第2计数器的计数值为负值时，对于与上述第1计数器的上述第1计数值对应的周期数，按上述第2计数器的计数值，输出下降信号；
上述第2计数器的计数值为零值时，对于与上述第1计数器的上述第1计数值对应的周期数，不输出上升信号和下降信号。
15.根据权利要求11所述的时钟和数据恢复电路，其特征是：
上述译码器，
输入上述第1、第2计数器的输出并将其译码，输出上升信号和下降信号，作为上述第3控制信号；
上述第2计数器的计数值为正值时，对于与上述第1计数器的上述第1计数值对应的周期数，按上述第2计数器的计数值，输出上升信号；
上述第2计数器的计数值为负值时，对于与上述第1计数器的上述第1计数值对应的周期数，按上述第2计数器的计数值，输出下降信号；
上述第2计数器的计数值为零值时，对于与上述第1计数器的上述第1计数值对应的周期数，不输出上升信号和下降信号。
16.根据权利要求6所述的时钟和数据恢复电路，其特征是：
上述混频器，
上述第2控制信号的上升信号和下降信号都为非激活状态，或都为激活状态时，输出上述第4控制信号的上升信号和下降信号的值，作为上述第5控制信号的上升信号和下降信号；
上述第4控制信号的上升信号和下降信号都为非激活状态，或都为激活状态时，输出上述第2控制信号的上升信号和下降信号的值，作为上述第5控制信号的上升信号和下降信号；
上述第2及第4控制信号的上升信号都为激活状态时，按规定时钟，连续地将上述第5控制信号的上升信号置为激活状态而输出；以及
上述第2及第4控制信号的下降信号都为激活状态时，按规定时钟，连续地将上述第5控制信号的下降信号置为激活状态而输出。
17.根据权利要求16所述的时钟和数据恢复电路，其特征是：
上述混频器，
上述第2控制信号的上升信号和上述第4控制信号的下降信号都为激活状态时，把上述第5控制信号的上升信号和下降信号置为非激活状态而输出，
上述第2控制信号的下降信号和上述第4控制信号的上升信号都为激活状态时，把上述第5控制信号的上升信号和下降信号置为非激活状态而输出。
18.根据权利要求7所述的时钟和数据恢复电路，其特征是：
上述混频器，
上述第2控制信号的上升信号和下降信号都为非活状态，或都为激活状态时，把上述第3控制信号的上升信号和下降信号的值作为上述第4控制信号的上升信号和下降信号而输出；
上述第3控制信号的上升信号和下降信号都为非激活状态，或都为激活状态时，把上述第2控制信号的上升信号和下降信号的值作为上述第4控制信号的上升信号和下降信号而输出；
上述第2及第3控制信号的上升信号都为激活状态时，按规定时钟，连续地把上述第4控制信号的上升信号置为激活状态而输出；以及
上述第2及第3控制信号的下降信号都为激活状态时，按规定时钟，连续地把上述第4控制信号的下降信号置为激活状态而输出。
19.根据权利要求18所述的时钟和数据恢复电路，其特征是：
上述混频器，
上述第2控制信号的上升信号和上述第3控制信号的下降信号都为激活状态时，把上述第4控制信号的上升信号和下降信号置为非激活状态而输出；
上述第2控制信号的下降信号和上述第3控制信号的上升信号都为激活状态时，把上述第4控制信号的上升信号和下降信号置为非激活状态而输出。
20.根据权利要求1所述的时钟和数据恢复电路，其特征是：
上述相位检测器具有把相位比较结果进行串行并行变换而输出的信号分离器。
21.根据权利要求2所述的时钟和数据恢复电路，其特征是：
上述相位检测器具有把相位比较结果进行串行并行变换而输出的信号分离器。
22.根据权利要求6所述的时钟和数据恢复电路，其特征是：
上述相位检测器具有把相位比较结果进行串行并行变换而输出的信号分离器。
23.根据权利要求7所述的时钟和数据恢复电路，其特征是：
上述相位检测器具有把相位比较结果进行串行并行变换而输出的信号分离器。
24.根据权利要求1所述的时钟和数据恢复电路，其特征是：
上述相位检测器包括：
根据上述同步时钟信号，对上述输入数据信号进行取样的第1取样电路；
根据上述同步时钟信号的互补信号，对上述输入数据信号进行取样的第2取样电路；
根据上述同步时钟信号，对上述第1取样电路的输出进行取样的第3取样电路；
根据上述同步时钟信号，对上述第2取样电路的输出进行取样的第4取样电路；
对上述第1取样电路的输出与上述第4取样电路的输出的一致性进行检测的第1一致性检测电路；以及
对上述第3取样电路的输出与上述第4取样电路的输出的一致性进行检测的第2一致性检测电路。
25.根据权利要求2所述的时钟和数据恢复电路，其特征是：
上述相位检测器包括：
根据上述同步时钟信号，对上述输入数据信号进行取样的第1取样电路；
根据上述同步时钟信号的互补信号，对上述输入数据信号进行取样的第2取样电路；
根据上述同步时钟信号，对上述第1取样电路的输出进行取样的第3取样电路；
根据上述同步时钟信号，对上述第2取样电路的输出进行取样的第4取样电路；
对上述第1取样电路的输出与上述第4取样电路的输出的一致性进行检测的第1一致性检测电路；以及
对上述第3取样电路的输出与上述第4取样电路的输出的一致性进行检测的第2一致性检测电路。
26.根据权利要求6所述的时钟和数据恢复电路，其特征是：
上述相位检测器包括：
根据上述同步时钟信号，对上述输入数据信号进行取样的第1取样电路；
根据上述同步时钟信号的互补信号，对上述输入数据信号进行取样的第2取样电路；
根据上述同步时钟信号，对上述第1取样电路的输出进行取样的第3取样电路；
根据上述同步时钟信号，对上述第2取样电路的输出进行取样的第4取样电路；
对上述第1取样电路的输出与上述第4取样电路的输出的一致性进行检测的第1一致性检测电路；以及
对上述第3取样电路的输出与上述第4取样电路的输出的一致性进行检测的第2一致性检测电路。
27.根据权利要求7所述的时钟和数据恢复电路，其特征是：
上述相位检测器包括：
根据上述同步时钟信号，对上述输入数据信号进行取样的第1取样电路；
根据上述同步时钟信号的互补信号，对上述输入数据信号进行取样的第2取样电路；
根据上述同步时钟信号，对上述第1取样电路的输出进行取样的第3取样电路；
根据上述同步时钟信号，对上述第2取样电路的输出进行取样的第4取样电路；
对上述第1取样电路的输出与上述第4取样电路的输出的一致性进行检测的第1一致性检测电路；以及
对上述第3取样电路的输出与上述第4取样电路的输出的一致性进行检测的第2一致性检测电路。
28.根据权利要求24所述的时钟和数据恢复电路，其特征是：
具有：
对上述第1一致性检测电路的输出进行串行并行变换的第1串行并行变换电路；
对上述第2一致性检测电路的输出进行串行并行变换的第2串行并行变换电路；
把上述第1串行并行变换电路的并行输出多重化为1条输出的第1逻辑电路；
把上述第2串行并行变换电路的并行输出多重化为1条输出的第2逻辑电路；
根据上述第1和第2逻辑电路的2个输出中的第1输出和第2输出的倒相信号，生成作为相位比较结果的下降信号的第3逻辑电路；以及
根据上述第1和第2逻辑电路的2个输出中的第1输出的倒相信号和第2输出，生成作为相位比较结果的上升信号的第4逻辑电路。
29.根据权利要求1所述的时钟和数据恢复电路，其特征是：
上述相位检测器具有：
按不同相位的多相同步时钟，对上述输入数据信号进行取样的第1组取样电路；
按上述多相同步时钟之一，对上述第1组取样电路的输出进行取样的第2组取样电路；以及
输入来自上述第2组取样电路的多个输出信号，对从上述多个输出信号值的变化点开始，以上述输入数据信号的上述同步时钟为准的相位的推迟或提前情况进行判别，输出上升信号和下降信号的译码器电路。
30.根据权利要求2所述的时钟和数据恢复电路，其特征是：
上述相位检测器具有：
按不同相位的多相同步时钟，对上述输入数据信号进行取样的第1组取样电路；
按上述多相同步时钟之一，对上述第1组取样电路的输出进行取样的第2组取样电路；以及
输入来自上述第2组取样电路的多个输出信号，对从上述多个输出信号值的变化点开始，以上述输入数据信号的上述同步时钟为准的相位的推迟或提前情况进行判别，输出上升信号和下降信号的译码器电路。
31.根据权利要求6所述的时钟和数据恢复电路，其特征是：
上述相位检测器具有：
按不同相位的多相同步时钟，对上述输入数据信号进行取样的第1组取样电路；
按上述多相同步时钟之一，对上述第1组取样电路的输出进行取样的第2组取样电路；以及
输入来自上述第2组取样电路的多个输出信号，对从上述多个输出信号值的变化点开始，以上述输入数据信号的上述同步时钟为准的相位的推迟或提前情况进行判别，输出上升信号和下降信号的译码器电路。
32.根据权利要求7所述的时钟和数据恢复电路，其特征是：
上述相位检测器具有：
按不同相位的多相同步时钟，对上述输入数据信号进行取样的第1组取样电路；
按上述多相同步时钟之一，对上述第1组取样电路的输出进行取样的第2组取样电路；以及
输入来自上述第2组取样电路的多个输出信号，对从上述多个输出信号值的变化点开始，以上述输入数据信号的上述同步时钟为准的相位的推迟或提前情况进行判别，输出上升信号和下降信号的译码器电路。
33.根据权利要求6所述的时钟和数据恢复电路，其特征是：
上述第1及第2积分器各包括：
来自上述相位检测器的相位比较结果表示上升、下降时，进行递增计数、递减计数；
上述相位比较结果表示上升时，在计数值处于上限值的场合，在随后的时钟，作为上述第2、第3控制信号而输出上升信号，并把计数值置为初始值；以及
来自上述相位检测器的相位比较结果表示下降时，在计数值处于下限值的场合，在随后的时钟，作为上述第2、第3控制信号而输出下降信号，并把计数值置为初始值的增减计数器。
34.根据权利要求7所述的时钟和数据恢复电路，其特征是：
上述积分器包括：
来自上述相位检测器的相位比较结果表示上升、下降时，进行递增计数、递减计数；
上述相位比较结果表示上升时，在计数值处于上限值的场合，在随后的时钟，作为上述第2控制信号而输出上升信号，并把计数值置为初始值；以及
来自上述相位检测器的相位比较结果表示下降时，在计数值处于下限值的场合，在随后的时钟，作为上述第2控制信号而输出下降信号，并把计数值置为初始值的增减计数器。
35.根据权利要求1所述的时钟和数据恢复电路，其特征是：
上述相位插值器具有：对上述输入时钟信号的周期，以整数分之一的分解力为单位，根据上述控制信号，对推迟上述输出时钟信号的相位，或提前上述输出时钟信号的相位进行控制的装置。
36.根据权利要求2所述的时钟和数据恢复电路，其特征是：
上述相位插值器具有：对上述输入时钟信号的周期，以规定的分解力为单位，根据上述控制信号，对推迟上述输出时钟信号的相位，或提前上述输出时钟信号的相位进行控制的装置。
37.根据权利要求6所述的时钟和数据恢复电路，其特征是：
上述相位插值器具有：对上述输入时钟信号的周期，以规定的分解力为单位，根据上述控制信号，对推迟上述输出时钟信号的相位，或提前上述输出时钟信号的相位进行控制的装置。
38.根据权利要求7所述的时钟和数据恢复电路，其特征是：
上述相位插值器具有：对上述输入时钟信号的周期，以规定的分解力为单位，根据上述控制信号，对推迟上述输出时钟信号的相位，或提前上述输出时钟信号的相位进行控制的装置。
39.根据权利要求35所述的时钟和数据恢复电路，其特征是：
上述相位插值器中输入作为上述输入时钟信号的、频率在规定的频率范围内进行变动的频谱扩展时钟。
40.根据权利要求35所述的时钟和数据恢复电路，其特征是：
上述相位插值器中输入作为上述输入时钟信号的、预定的一定频率的时钟。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI774994B (zh) * 2018-10-25 2022-08-21 美商達爾科技股份有限公司 多路徑時脈及資料回復

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1385307B1 (en) * 2002-07-22 2007-03-28 Texas Instruments Limited Method and apparatus for synchronising multiple serial datastreams in parallel
KR100543465B1 (ko) * 2003-08-04 2006-01-20 고려대학교 산학협력단 지연된 클록 신호를 발생하는 장치 및 방법
US7697651B2 (en) * 2004-06-30 2010-04-13 Intel Corporation Lock system and method for interpolator based receivers
US7038510B2 (en) * 2004-07-02 2006-05-02 Broadcom Corporation Phase adjustment method and circuit for DLL-based serial data link transceivers
JP4657662B2 (ja) * 2004-09-10 2011-03-23 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
US7680232B2 (en) * 2005-01-21 2010-03-16 Altera Corporation Method and apparatus for multi-mode clock data recovery
US7664204B1 (en) 2005-03-10 2010-02-16 Marvell International Ltd. Adaptive timing using clock recovery
US7681063B2 (en) * 2005-03-30 2010-03-16 Infineon Technologies Ag Clock data recovery circuit with circuit loop disablement
JP2007036869A (ja) * 2005-07-28 2007-02-08 Nec Electronics Corp シリアルパラレル変換、パラレルシリアル変換、ｆｉｆｏ一体回路
KR100633774B1 (ko) * 2005-08-24 2006-10-16 삼성전자주식회사 넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로
US8223798B2 (en) * 2005-10-07 2012-07-17 Csr Technology Inc. Adaptive receiver
US8000423B2 (en) * 2005-10-07 2011-08-16 Zoran Corporation Adaptive sample rate converter
US7411429B2 (en) * 2005-10-28 2008-08-12 Silicon Integrated Systems Corp. System and method for clock switching
KR100656370B1 (ko) 2005-12-05 2006-12-11 한국전자통신연구원 위상 보간 클럭을 이용한 데이터 복원 장치 및 방법
JP2007184847A (ja) 2006-01-10 2007-07-19 Nec Electronics Corp クロックアンドデータリカバリ回路及びｓｅｒｄｅｓ回路
JP4749168B2 (ja) * 2006-02-01 2011-08-17 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
DE102006031331B3 (de) * 2006-07-06 2008-01-10 Xignal Technologies Ag Digitaler Phasendetektor und Verfahren zur Erzeugung eines digitalen Phasendetektionssignals
KR101297710B1 (ko) * 2006-08-10 2013-08-20 삼성전자주식회사 낮은 지터 스프레드 스펙트럼 클럭 발생기
US8122275B2 (en) * 2006-08-24 2012-02-21 Altera Corporation Write-leveling implementation in programmable logic devices
JP2008175646A (ja) 2007-01-17 2008-07-31 Nec Electronics Corp 半導体装置、半導体装置のテスト回路、及び試験方法
JP4971861B2 (ja) * 2007-04-13 2012-07-11 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
JP2008263508A (ja) 2007-04-13 2008-10-30 Nec Electronics Corp クロックアンドデータリカバリ回路
JP2008301337A (ja) 2007-06-01 2008-12-11 Nec Electronics Corp 入出力回路
US8315349B2 (en) * 2007-10-31 2012-11-20 Diablo Technologies Inc. Bang-bang phase detector with sub-rate clock
CN101946219B (zh) * 2008-02-20 2013-03-20 惠普开发有限公司 具有两个参考时钟的转接驱动器及其操作方法
US8116418B2 (en) * 2008-05-08 2012-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Fast locking clock and data recovery
CN101726728B (zh) * 2008-10-30 2012-08-22 北京时代之峰科技有限公司 一种时钟相位合成计数方法及装置
KR101037432B1 (ko) * 2009-03-05 2011-05-30 전자부품연구원 자기장 통신 네트워크를 위한 무선 통신 방법 및 코디네이터의 복조 장치
JP5365323B2 (ja) * 2009-04-20 2013-12-11 ソニー株式会社 クロックデータリカバリ回路および逓倍クロック生成回路
JPWO2011004580A1 (ja) 2009-07-06 2012-12-20 パナソニック株式会社 クロックデータリカバリ回路
JP5300671B2 (ja) * 2009-09-14 2013-09-25 株式会社東芝 クロックリカバリ回路およびデータ再生回路
JP5558079B2 (ja) * 2009-11-06 2014-07-23 株式会社東芝 磁気共鳴画像診断装置
JP2011120106A (ja) 2009-12-04 2011-06-16 Rohm Co Ltd クロックデータリカバリ回路
DE102010005276B4 (de) * 2010-01-21 2019-02-28 Texas Instruments Deutschland Gmbh Elektronische Vorrichtung zur Steuerung eines Frequenzmodulationsindexes und Verfahren zur Frequenzmodulation
KR101002242B1 (ko) 2010-04-11 2010-12-20 인하대학교 산학협력단 쿼터-레이트 선형 위상 검출기를 이용한 듀얼 레이트 클록 및 데이터 복원 회로
US8488657B2 (en) * 2010-06-04 2013-07-16 Maxim Integrated Products, Inc. Data interface with delay locked loop for high speed digital to analog converters and analog to digital converters
JP2013102372A (ja) 2011-11-09 2013-05-23 Renesas Electronics Corp クロックデータリカバリ回路およびそれを内蔵する送受信半導体集積回路
CN103107807B (zh) * 2011-11-09 2015-07-08 财团法人成大研究发展基金会 频率与数据回复架构及其相位检测器
US8664983B1 (en) * 2012-03-22 2014-03-04 Altera Corporation Priority control phase shifts for clock signals
CN102723955A (zh) * 2012-05-23 2012-10-10 常州芯奇微电子科技有限公司 时钟的数据恢复电路
JP5926125B2 (ja) 2012-06-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
US8525562B1 (en) * 2012-08-28 2013-09-03 DS Zodiac, Inc. Systems and methods for providing a clock signal using analog recursion
US8610476B1 (en) * 2012-09-14 2013-12-17 Altera Corporation Apparatus and methods for lock detection for semi-digital and fully-digital clock data recovery
TWI513193B (zh) * 2012-11-30 2015-12-11 Global Unichip Corp 相位偏移抵消電路及相關的時脈產生器
US8754678B1 (en) * 2013-03-15 2014-06-17 Analog Devices, Inc. Apparatus and methods for invertible sine-shaping for phase interpolation
US8922264B1 (en) * 2013-04-26 2014-12-30 Altera Corporation Methods and apparatus for clock tree phase alignment
TWI555338B (zh) * 2014-11-14 2016-10-21 円星科技股份有限公司 相位偵測器及相關的相位偵測方法
CN105591648B (zh) * 2014-11-18 2018-09-18 円星科技股份有限公司 相位侦测器及相关的相位侦测方法
KR20160113341A (ko) * 2015-03-18 2016-09-29 에스케이하이닉스 주식회사 위상 보간 회로, 이를 포함하는 클럭 데이터 복원 회로 및 위상 보간 방법
TWI554037B (zh) * 2015-04-16 2016-10-11 群聯電子股份有限公司 時脈資料回復電路模組、記憶體儲存裝置及相位鎖定方法
CN106330140B (zh) * 2015-07-02 2019-08-09 创意电子股份有限公司 相位内插器及时脉与数据恢复电路
US9485080B1 (en) * 2015-09-01 2016-11-01 Qualcomm Incorporated Multiphase clock data recovery circuit calibration
US9853807B2 (en) * 2016-04-21 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic detection of change in PLL locking trend
CN106026991B (zh) * 2016-05-06 2018-08-10 龙迅半导体（合肥）股份有限公司 一种相位插值器及其控制方法
CN106067814B (zh) * 2016-06-02 2018-12-07 中国科学技术大学先进技术研究院 一种低噪声高精度的宽带多相时钟产生器
US9960774B2 (en) 2016-07-07 2018-05-01 Samsung Display Co., Ltd. Spread spectrum clocking phase error cancellation for analog CDR/PLL
US10177773B2 (en) 2016-10-19 2019-01-08 Stmicroelectronics International N.V. Programmable clock divider
JP6312772B1 (ja) * 2016-10-20 2018-04-18 ファナック株式会社 位相差推定装置及びその位相差推定装置を備えた通信機器
JP6819327B2 (ja) * 2017-02-03 2021-01-27 富士通株式会社 クロック生成回路、シリアル・パラレル変換回路及び情報処理装置
KR20180092512A (ko) * 2017-02-09 2018-08-20 에스케이하이닉스 주식회사 내부클럭생성회로
US11349523B2 (en) * 2017-08-10 2022-05-31 Intel Corporation Spread-spectrum modulated clock signal
US10291389B1 (en) * 2018-03-16 2019-05-14 Stmicroelectronics International N.V. Two-point modulator with matching gain calibration
CN110797077B (zh) * 2019-10-28 2022-01-04 中国科学院微电子研究所 存储器芯片及其数据处理电路和数据处理方法
CN116192145A (zh) * 2022-12-13 2023-05-30 辰芯半导体（深圳）有限公司 可连续检测的双限adc及电源管理芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012494A (en) * 1989-11-07 1991-04-30 Hewlett-Packard Company Method and apparatus for clock recovery and data retiming for random NRZ data
US5384552A (en) * 1992-11-25 1995-01-24 Nec Corporation Clock recovery circuit for extracting clock information from a received baseband signal
JPH11317729A (ja) * 1998-05-06 1999-11-16 Sony Corp クロックデータリカバリ回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3432373B2 (ja) * 1996-11-14 2003-08-04 株式会社東芝 ディジタル位相同期方法及びその装置
JP3337997B2 (ja) * 1999-03-29 2002-10-28 松下電器産業株式会社 周波数検出型位相同期回路
JP3292188B2 (ja) 1999-11-10 2002-06-17 日本電気株式会社 Ｐｌｌ回路
JP3495311B2 (ja) * 2000-03-24 2004-02-09 Ｎｅｃエレクトロニクス株式会社 クロック制御回路
US6937685B2 (en) * 2000-11-13 2005-08-30 Primarion, Inc. Apparatus and method for counting high-speed early/late pulses from a high speed phase detector using a pulse accumulator
JP3636657B2 (ja) * 2000-12-21 2005-04-06 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路とそのクロック制御方法
US7050775B2 (en) * 2002-07-11 2006-05-23 Itt Manufacturing Enterprises, Inc. Method and apparatus for securely enabling a radio communication unit from standby mode
JP4093826B2 (ja) * 2002-08-27 2008-06-04 富士通株式会社 クロック発生装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012494A (en) * 1989-11-07 1991-04-30 Hewlett-Packard Company Method and apparatus for clock recovery and data retiming for random NRZ data
US5384552A (en) * 1992-11-25 1995-01-24 Nec Corporation Clock recovery circuit for extracting clock information from a received baseband signal
JPH11317729A (ja) * 1998-05-06 1999-11-16 Sony Corp クロックデータリカバリ回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI774994B (zh) * 2018-10-25 2022-08-21 美商達爾科技股份有限公司 多路徑時脈及資料回復

Also Published As

Publication number Publication date
CN1574629A (zh) 2005-02-02
US7336754B2 (en) 2008-02-26
TW200503423A (en) 2005-01-16
JP4335586B2 (ja) 2009-09-30
KR100642891B1 (ko) 2006-11-03
TWI285025B (en) 2007-08-01
US20040252804A1 (en) 2004-12-16
JP2005005999A (ja) 2005-01-06
KR20040106220A (ko) 2004-12-17

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