KR20180092512A - 내부클럭생성회로 - Google Patents

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Abstract

내부클럭생성회로는 스위칭제어신호 및 전류량제어신호에 응답하여 분주클럭으로부터 보간클럭을 생성하는 보간클럭생성회로; 및 오실레이터를 포함하고, 상기 보간클럭으로부터 내부클럭을 생성하기 위한 고정클럭을 생성하는 고정클럭생성회로를 포함한다.

Description

내부클럭생성회로{INTERNAL CLOCK GENERATION CIRCUIT}
본 발명은 내부클럭을 생성하는 내부클럭생성회로에 관한 것이다.
반도체장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작속도를 향상시키기 위하여 외부에서 주어지는 클럭과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 반도체장치가 등장하였다. 동기식 반도체장치의 경우 데이터를 외부클럭에 동기시켜 출력하면 tAC(output data Access time from Clock)만큼의 지연(delay)이 발생하여 유효데이터창(valid data window)이 줄어들고, 그 결과 고주파수(high frequencey)로 동작 시 오류가 유발되는 문제가 있었다.
본 발명은 분주클럭들로부터 선택적으로 구동되는 보간클럭을 생성함으로써 락킹된 내부클럭들을 생성하는 내부클럭생성회로를 제공한다.
이를 위해 본 발명은 스위칭제어신호 및 전류량제어신호에 응답하여 분주클럭으로부터 보간클럭을 생성하는 보간클럭생성회로; 및 오실레이터를 포함하고, 상기 보간클럭으로부터 내부클럭을 생성하기 위한 고정클럭을 생성하는 고정클럭생성회로를 포함하되, 상기 스위칭제어신호 및 상기 전류량제어신호의 논리레벨조합은 상기 분주클럭과 피드백클럭의 위상 비교를 통해 조절되고, 상기 피드백클럭은 상기 고정클럭을 기설정된 지연구간만큼 지연시켜 생성되는 내부클럭생성회로를 제공한다.
또한, 본 발명은 스위칭제어신호에 응답하여 제1 내지 제4 분주클럭 중 제1 선택분주클럭 및 제2 선택분주클럭을 선택하고, 제1 구동력으로 상기 제1 선택분주클럭에 응답하여 보간클럭을 구동하며, 제2 구동력으로 상기 제2 선택분주클럭에 응답하여 상기 보간클럭을 구동하는 보간클럭생성회로; 및 오실레이터를 포함하고, 상기 보간클럭으로부터 내부클럭을 생성하기 위한 고정클럭을 생성하는 고정클럭생성회로를 포함하는 내부클럭생성회로를 제공한다.
본 발명에 의하면 분주클럭들로부터 선택적으로 구동되는 보간클럭을 생성함으로써, 선형성(linearity)이 개선되고 지터(jitter)가 감소된 내부클럭들을 생성할 수 있는 효과가 있다.
또한, 본 발명에 의하면 기설정된 주기를 갖는 오실레이터를 이용하여 내부클럭에 포함된 스큐(skew)를 감소시킬 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 내부클럭생성회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 내부클럭생성회로에 포함된 제어코드생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 내부클럭생성회로에 포함된 보간클럭생성회로의 일 실시예에 따른 회로도이다.
도 4 는 도 3에 도시된 보간클럭생성회로의 동작을 설명하기 위한 표이다.
도 5 및 도 6은 도 3에 도시된 보간클럭생성회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 1에 도시된 내부클럭생성회로에 포함된 고정클럭생성회로의 일 실시예에 따른 회로도이다.
도 8은 도 7에 도시된 고정클럭생성회로에 포함된 인버터의 일 실시예에 따른 회로도이다.
도 9는 도 1에 도시된 내부클럭생성회로에 포함된 소스전압생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 소스전압생성회로에 포함된 복제지연기의 일 실시예에 따른 회로도이다.
도 11은 도 9에 도시된 소스전압생성회로에 포함된 전류출력기의 일 실시예에 따른 회로도이다.
도 12는 도 1에 도시된 내부클럭생성회로가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 내부클럭생성회로는 클럭입력회로(1), 제어코드생성회로(2), 보간클럭생성회로(3), 고정클럭생성회로(4), 소스전압생성회로(5) 및 클럭출력회로(6)를 포함할 수 있다.
클럭입력회로(1)는 외부클럭(CLK)에 응답하여 제1 내지 제4 분주클럭(DCLK<1:4>)을 생성할 수 있다. 클럭입력회로(1)는 외부클럭(CLK)으로부터 서로 다른 위상을 갖는 제1 내지 제4 분주클럭(DCLK<1:4>)을 생성할 수 있다. 제1 내지 제4 분주클럭(DCLK<1:4>)의 주기는 외부클럭(CLK)의 주기보다 2배 크게 생성될 수 있다. 제1 분주클럭(DCLK<1>)은 외부클럭(CLK)과 동일한 위상을 갖도록 설정될 수 있다. 제2 분주클럭(DCLK<2>)은 제1 분주클럭(DCLK<1>)과 90°만큼 위상차를 갖도록 설정될 수 있다. 제3 분주클럭(DCLK<3>)은 제1 분주클럭(DCLK<1>)과 180°만큼 위상차를 갖도록 설정될 수 있다. 제4 분주클럭(DCLK<4>)은 제1 분주클럭(DCLK<1>)과 270°만큼 위상차를 갖도록 설정될 수 있다. 제1 내지 제4 분주클럭(DCLK<1:4>)의 주기 및 위상차는 실시예에 따라서 다양하게 설정될 수 있다. 실시예에 따라서 분주클럭의 비트수는 4비트보다 많거나 작게 설정할 수도 있다.
제어코드생성회로(2)는 제1 내지 제4 분주클럭(DCLK<1:4>)과 제1 내지 제4 고정클럭(LCLK<1:4>)에 응답하여 제1 및 제2 스위칭제어신호(SWCNT<1:2>)와 제1 내지 제L 전류량제어신호(ICNT<1:L>)를 생성할 수 있다. 제어코드생성회로(2)는 제1 내지 제4 분주클럭(DCLK<1:4>)과 제1 내지 제4 고정클럭(LCLK<1:4>)을 지연시켜 생성된 클럭들 간의 위상차를 감지하여 제1 및 제2 스위칭제어신호(SWCNT<1:2>)와 제1 내지 제L 전류량제어신호(ICNT<1:L>)를 생성할 수 있다. 제1 및 제2 스위칭제어신호(SWCNT<1:2>)는 외부클럭(CLK)에 대해 반도체장치 내부의 지연요소를 보상한 제1 내지 제4 보간클럭(PCLK<1:4>)을 생성하기 위한 논리레벨조합을 갖는다. 제1 내지 제L 전류량제어신호(ICNT<1:L>)는 외부클럭(CLK)에 대해 반도체장치 내부의 지연요소를 보상한 제1 내지 제4 보간클럭(PCLK<1:4>)을 생성하기 위한 논리레벨조합을 갖는다. 제1 및 제2 스위칭제어신호(SWCNT<1:2>)와 제1 내지 제L 전류량제어신호(ICNT<1:L>)의 논리레벨조합은 실시예에 따라서 다양하게 설정될 수 있다. 실시예에 따라서 고정클럭의 비트수는 4비트보다 많거나 작게 설정될 수 있다. 실시예에 따라서 스위칭제어신호의 비트수는 2비트보다 많거나 작게 설정될 수 있다. 실시예에 따라서 전류량제어신호의 비트수(L)은 다양하게 설정될 수 있다.
보간클럭생성회로(3)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)와 제1 내지 제L 전류량제어신호(ICNT<1:L>)에 응답하여 제1 내지 제4 분주클럭(DCLK<1:4>)으로부터 제1 내지 제4 보간클럭(PCLK<1:4>)을 생성할 수 있다. 보간클럭생성회로(3)는 제1 내지 제L 전류량제어신호(ICNT<1:L>)와 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합에 따라 제1 내지 제4 분주클럭(DCLK<1:4>)에 의해 제1 내지 제4 보간클럭(PCLK<1:4>)을 구동할 수 있다. 보간클럭생성회로(3)는 제1 내지 제L 전류량제어신호(ICNT<1:L>)의 논리레벨조합에 따라 제1 내지 제4 보간클럭(PCLK<1:4>)을 구동하는 전류량을 조절할 수 있다. 제1 내지 제L 전류량제어신호(ICNT<1:L>)의 논리레벨조합에 따라 조절되는 전류량은 실시예에 따라서 다양하게 설정될 수 있다. 보간클럭생성회로(3)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합에 따라 제1 내지 제4 분주클럭(DCLK<1:4>) 중 선택된 클럭들에 의해 제1 내지 제4 보간클럭(PCLK<1:4>)을 구동할 수 있다. 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합에 따라 제1 내지 제4 분주클럭(DCLK<1:4>) 중 선택되는 클럭들은 실시예에 따라서 다르게 설정될 수 있다. 실시예에 따라서 보간클럭의 비트수는 4비트보다 많거나 작게 설정될 수 있다.
고정클럭생성회로(4)는 제1 내지 제4 보간클럭(PCLK<1:4>)에 응답하여 제1 내지 제4 고정클럭(LCLK<1:4>)을 생성할 수 있다. 고정클럭생성회로(4)는 제1 내지 제4 보간클럭(PCLK<1:4>)에 동기하여 제1 내지 제4 보간클럭(PCLK<1:4>)과 동일한 주기와 위상을 갖도록 설정된 제1 내지 제4 고정클럭(LCLK<1:4>)을 생성할 수 있다. 고정클럭생성회로(4)는 기설정된 주기를 갖는 오실레이터(미도시)를 포함할 수 있다. 고정클럭생성회로(4)에 포함된 오실레이터(미도시)의 주기는 소스전압(SV)의 전류량에 의해 조절될 수 있다. 고정클럭생성회로(4)에 포함된 오실레이터(미도시)의 주기와 제1 내지 제4 보간클럭(PCLK<1:4>)의 주기 간의 주기차는 설정값 이하로 유지되는 것이 바람직하다.
소스전압생성회로(5)는 제1 내지 제4 보간클럭(PCLK<1:4>) 및 제1 내지 제4 고정클럭(LCLK<1:4>)에 응답하여 소스전압(SV)의 전류량을 조절할 수 있다. 소스전압생성회로(5)는 제1 내지 제4 보간클럭(PCLK<1:4>)을 고정클럭생성회로(4)에 포함된 오실레이터(미도시)의 주기에 동기하여 지연시킨 후 제1 내지 제4 고정클럭(LCLK<1:4>)과 위상을 비교하여 소스전압(SV)의 전류량을 조절할 수 있다. 소스전압생성회로(5)는 소스전압(SV)의 전류량을 고정클럭생성회로(4)에 포함된 오실레이터(미도시)의 주기와 제1 내지 제4 보간클럭(PCLK<1:4>)의 주기 간의 주기차는 설정값 이하로 설정될 때까지 조절할 수 있다. 실시예에 따라 소스전압생성회로(5)가 소스전압(SV)의 전류량을 조절한 후 동작을 중단한 후 제어코드생성회로(2)가 제1 및 제2 스위칭제어신호(SWCNT<1:2>)와 제1 내지 제L 전류량제어신호(ICNT<1:L>)의 논리레벨조합을 조절하도록 구현될 수 있다.
클럭출력회로(6)는 제1 내지 제4 고정클럭(LCLK<1:4>)에 응답하여 제1 내지 제4 내부클럭(ICLK<1:4>)을 생성할 수 있다. 클럭출력회로(6)는 제1 내지 제4 고정클럭(LCLK<1:4>)을 버퍼링하여 제1 내지 제4 내부클럭(ICLK<1:4>)을 생성할 수 있다. 실시예에 따라서 클럭출력회로(6)는 제1 내지 제4 고정클럭(LCLK<1:4>)을 기설정된 지연구간만큼 지연시켜 제1 내지 제4 내부클럭(ICLK<1:4>)을 생성할 수도 있다.
도 2를 참고하면 제어코드생성회로(2)는 지연라인(21), 위상감지기(22) 및 코드출력기(23)를 포함할 수 있다.
지연라인(21)은 제K 고정클럭(LCLK<K>)에 응답하여 제K 피드백클럭(FCLK<K>)을 생성할 수 있다. 지연라인(21)은 제K 고정클럭(LCLK<K>)을 기설정된 지연구간만큼 지연시켜 제K 피드백클럭(FCLK<K>)을 생성할 수 있다. 여기서, K는 1부터 4 중의 하나로 설정될 수 있다. 지연라인(21)의 지연구간은 외부클럭(CLK)에 대해 반도체장치 내부의 지연요소를 보상할 수 있는 구간으로 설정될 수 있다. 지연라인(21)의 지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
위상감지기(22)는 제K 피드백클럭(FCLK<K>)과 제K 분주클럭(DCLK<K>)간의 위상차를 감지하여 위상감지신호(PDET)를 생성할 수 있다. 위상감지기(22)는 제K 피드백클럭(FCLK<K>)과 제K 분주클럭(DCLK<K>)의 위상을 비교하여 위상감지신호(PDET)를 생성할 수 있다. 위상감지기(22)는 제K 피드백클럭(FCLK<K>)의 위상이 제K 분주클럭(DCLK<K>)의 위상보다 빠른 경우 제1 논리레벨을 갖는 위상감지신호(PDET)를 생성할 수 있다. 위상감지기(22)는 제K 피드백클럭(FCLK<K>)의 위상이 제K 분주클럭(DCLK<K>)의 위상보다 느린 경우 제2 논리레벨을 갖는 위상감지신호(PDET)를 생성할 수 있다.
코드출력기(23)는 위상감지신호(PDET)에 응답하여 제1 및 제2 스위칭제어신호(SWCNT<1:2>)와 제1 내지 제L 전류량제어신호(ICNT<1:L>)를 생성할 수 있다. 코드출력기(23)는 위상감지신호(PDET)가 제1 논리레벨을 갖는 경우 지연라인(21)의 지연구간을 증가시키도록 논리레벨조합이 가변하는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)와 제1 내지 제L 전류량제어신호(ICNT<1:L>)를 생성할 수 있다. 코드출력기(23)는 위상감지신호(PDET)가 제2 논리레벨을 갖는 경우 지연라인(21)의 지연구간을 감소시키도록 논리레벨조합이 가변하는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)와 제1 내지 제L 전류량제어신호(ICNT<1:L>)를 생성할 수 있다. 코드출력기(23)는 위상감지신호(PDET)의 논리레벨에 따라 제1 및 제2 스위칭제어신호(SWCNT<1:2>) 및 제1 내지 제L 전류량제어신호(ICNT<1:L>)를 카운팅할 수 있다.
도 3을 참고하면 보간클럭생성회로(3)는 제1 구동전류생성기(31), 제2 구동전류생성기(32), 구동전류선택공급기(33), 제1 선택구동기(34), 제2 선택구동기(35), 제3 선택구동기(36), 제4 선택구동기(37), 구동전류선택방출기(38), 제1 전류방출기(391) 및 제2 전류방출기(392)를 포함할 수 있다.
제1 구동전류생성기(31)는 제1 내지 제L 전류량제어신호(ICNT<1:L>)에 응답하여 제1 구동전류(ID1)의 전류량(αIREF)을 조절할 수 있다. 제1 구동전류생성기(31)는 제1 내지 제L 전류량제어신호(ICNT<1:L>)의 논리레벨조합에 따라 제1 구동전류(ID1)의 전류량(αIREF)을 조절할 수 있다. 제1 내지 제L 전류량제어신호(ICNT<1:L>)의 논리레벨조합에 따라 설정되는 제1 구동전류(ID1)의 전류량(αIREF)에 대한 구체적인 설명은 도 4를 참고하여 후술한다.
제2 구동전류생성기(32)는 제1 내지 제L 전류량제어신호(ICNT<1:L>)에 응답하여 제2 구동전류(ID2)의 전류량((1-α)IREF)을 조절할 수 있다. 제2 구동전류생성기(32)는 제1 내지 제L 전류량제어신호(ICNT<1:L>)의 논리레벨조합에 따라 제2 구동전류(ID2)의 전류량((1-α)IREF)을 조절할 수 있다. 제1 내지 제L 전류량제어신호(ICNT<1:L>)의 논리레벨조합에 따라 설정되는 제2 구동전류(ID2)의 전류량((1-α)IREF)에 대한 구체적인 설명은 도 4를 참고하여 후술한다.
구동전류선택공급기(33)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)에 응답하여 제1 구동전류(ID1) 및 제2 구동전류(ID2)를 제1 선택구동기(34), 제2 선택구동기(35), 제3 선택구동기(36) 및 제4 선택구동기(37)에 공급할 수 있다. 구동전류선택공급기(33)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합에 따라 제1 구동전류(ID1) 및 제2 구동전류(ID2)를 제1 선택구동기(34), 제2 선택구동기(35), 제3 선택구동기(36) 및 제4 선택구동기(37)에 선택적으로 공급할 수 있다.
구동전류선택공급기(33)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'L,L'인 경우 턴온되는 제1 스위치(SW31) 및 제3 스위치(SW33)를 포함하고, 턴오프되는 제2 스위치(SW32) 및 제4 스위치(SW34)를 포함할 수 있다. 제1 스위치(SW31), 제2 스위치(SW32), 제3 스위치(SW33) 및 제4 스위치(SW34) 중 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합에 따라 턴온되는 스위치들은 실시예에 따라서 다르게 설정될 수 있다. 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'L,L'인 경우라 함은 제1 및 제2 스위칭제어신호(SWCNT<1:2>)가 모두 로직로우레벨임을 의미한다. 구동전류선택공급기(33)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'L,L'인 경우 턴온되는 제1 스위치(SW31)를 통해 제1 구동전류(ID1)를 제1 선택구동기(34)에 공급할 수 있고, 턴온되는 제3 스위치(SW33)를 통해 제2 구동전류(ID2)를 제2 선택구동기(35)에 공급할 수 있다.
구동전류선택공급기(33)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'L,H'인 경우 턴온되는 제1 스위치(SW31) 및 제4 스위치(SW34)를 포함하고, 턴오프되는 제2 스위치(SW32) 및 제3 스위치(SW33)를 포함할 수 있다. 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'L,H'인 경우라 함은 제1 스위칭제어신호(SWCNT<1>)가 로직로우레벨이고, 제2 스위칭제어신호(SWCNT<2>)가 로직하이레벨임을 의미한다. 구동전류선택공급기(33)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'L,H'인 경우 턴온되는 제1 스위치(SW31)를 통해 제1 구동전류(ID1)를 제1 선택구동기(34)에 공급할 수 있고, 턴온되는 제4 스위치(SW34)를 통해 제2 구동전류(ID2)를 제4 선택구동기(37)에 공급할 수 있다.
구동전류선택공급기(33)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'H,L'인 경우 턴온되는 제2 스위치(SW32) 및 제3 스위치(SW33)를 포함하고, 턴오프되는 제1 스위치(SW31) 및 제4 스위치(SW34)를 포함할 수 있다. 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'H,L'인 경우라 함은 제1 스위칭제어신호(SWCNT<1>)가 로직하이레벨이고, 제2 스위칭제어신호(SWCNT<2>)가 로직로우레벨임을 의미한다. 구동전류선택공급기(33)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'H,L'인 경우 턴온되는 제2 스위치(SW32)를 통해 제1 구동전류(ID1)를 제3 선택구동기(36)에 공급할 수 있고, 턴온되는 제3 스위치(SW33)를 통해 제2 구동전류(ID2)를 제2 선택구동기(35)에 공급할 수 있다.
구동전류선택공급기(33)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'H,H'인 경우 턴온되는 제2 스위치(SW32) 및 제4 스위치(SW34)를 포함하고, 턴오프되는 제1 스위치(SW31) 및 제3 스위치(SW33)를 포함할 수 있다. 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'H,H'인 경우라 함은 제1 및 제2 스위칭제어신호(SWCNT<1:2>)가 모두 로직하이레벨임을 의미한다. 구동전류선택공급기(33)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'H,H'인 경우 턴온되는 제2 스위치(SW32)를 통해 제1 구동전류(ID1)를 제3 선택구동기(36)에 공급할 수 있고, 턴온되는 제4 스위치(SW34)를 통해 제2 구동전류(ID2)를 제4 선택구동기(37)에 공급할 수 있다.
제1 선택구동기(34)는 제1 구동전류(ID1)에 응답하여 제1 내지 제4 분주클럭(DCLK<1:4>)으로부터 제1 내지 제4 보간클럭(PCLK<1:4>)을 구동할 수 있다. 제1 선택구동기(34)는 로직로우레벨의 제1 스위칭제어신호(SWCNT<1>)에 의해 턴온되는 제1 스위치(SW31)를 통해 제1 구동전류(ID1)를 공급받을 수 있다. 제1 선택구동기(34)는 제1 분주클럭(DCLK<1>)으로부터 제1 보간클럭(PCLK<1>)을 구동할 수 있고, 제2 분주클럭(DCLK<2>)으로부터 제2 보간클럭(PCLK<2>)을 구동할 수 있으며, 제3 분주클럭(DCLK<3>)으로부터 제3 보간클럭(PCLK<3>)을 구동할 수 있고, 제4 분주클럭(DCLK<4>)으로부터 제4 보간클럭(PCLK<4>)을 구동할 수 있다.
제2 선택구동기(35)는 제2 구동전류(ID2)에 응답하여 제1 내지 제4 분주클럭(DCLK<1:4>)으로부터 제1 내지 제4 보간클럭(PCLK<1:4>)을 구동할 수 있다. 제2 선택구동기(35)는 로직로우레벨의 제2 스위칭제어신호(SWCNT<2>)에 의해 턴온되는 제3 스위치(SW33)를 통해 제2 구동전류(ID2)를 공급받을 수 있다. 제2 선택구동기(35)는 제2 분주클럭(DCLK<2>)으로부터 제1 보간클럭(PCLK<1>)을 구동할 수 있고, 제3 분주클럭(DCLK<3>)으로부터 제2 보간클럭(PCLK<2>)을 구동할 수 있으며, 제4 분주클럭(DCLK<4>)으로부터 제3 보간클럭(PCLK<3>)을 구동할 수 있고, 제1 분주클럭(DCLK<1>)으로부터 제4 보간클럭(PCLK<4>)을 구동할 수 있다.
제3 선택구동기(36)는 제1 구동전류(ID1)에 응답하여 제1 내지 제4 분주클럭(DCLK<1:4>)으로부터 제1 내지 제4 보간클럭(PCLK<1:4>)을 구동할 수 있다. 제3 선택구동기(36)는 로직하이레벨의 제1 스위칭제어신호(SWCNT<1>)에 의해 턴온되는 제2 스위치(SW32)를 통해 제1 구동전류(ID1)를 공급받을 수 있다. 제3 선택구동기(36)는 제3 분주클럭(DCLK<3>)으로부터 제1 보간클럭(PCLK<1>)을 구동할 수 있고, 제4 분주클럭(DCLK<4>)으로부터 제2 보간클럭(PCLK<2>)을 구동할 수 있으며, 제1 분주클럭(DCLK<1>)으로부터 제3 보간클럭(PCLK<3>)을 구동할 수 있고, 제2 분주클럭(DCLK<2>)으로부터 제4 보간클럭(PCLK<4>)을 구동할 수 있다.
제4 선택구동기(37)는 제2 구동전류(ID2)에 응답하여 제1 내지 제4 분주클럭(DCLK<1:4>)으로부터 제1 내지 제4 보간클럭(PCLK<1:4>)을 구동할 수 있다. 제4 선택구동기(37)는 로직하이레벨의 제2 스위칭제어신호(SWCNT<2>)에 의해 턴온되는 제4 스위치(SW34)를 통해 제2 구동전류(ID2)를 공급받을 수 있다. 제4 선택구동기(37)는 제4 분주클럭(DCLK<4>)으로부터 제1 보간클럭(PCLK<1>)을 구동할 수 있고, 제1 분주클럭(DCLK<1>)으로부터 제2 보간클럭(PCLK<2>)을 구동할 수 있으며, 제2 분주클럭(DCLK<2>)으로부터 제3 보간클럭(PCLK<3>)을 구동할 수 있고, 제3 분주클럭(DCLK<3>)으로부터 제4 보간클럭(PCLK<4>)을 구동할 수 있다.
구동전류선택방출기(38)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)에 응답하여 제1 구동전류(ID1) 및 제2 구동전류(ID2)를 제1 선택구동기(34), 제2 선택구동기(35), 제3 선택구동기(36) 및 제4 선택구동기(37)로부터 방출할 수 있다. 구동전류선택방출기(38)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합에 따라 제1 선택구동기(34), 제2 선택구동기(35), 제3 선택구동기(36) 및 제4 선택구동기(37)로부터 전류를 선택적으로 방출할 수 있다.
구동전류선택방출기(38)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'L,L'인 경우 턴온되는 제5 스위치(SW35) 및 제7 스위치(SW37)를 포함하고, 턴오프되는 제6 스위치(SW36) 및 제8 스위치(SW38)를 포함할 수 있다. 제5 스위치(SW35), 제6 스위치(SW36), 제7 스위치(SW37) 및 제8 스위치(SW38) 중 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합에 따라 턴온되는 스위치들은 실시예에 따라서 다르게 설정될 수 있다. 구동전류선택방출기(38)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'L,L'인 경우 턴온되는 제5 스위치(SW35)를 통해 제1 선택구동기(34)로부터 전류를 방출할 수 있고, 턴온되는 제7 스위치(SW37)를 통해 제2 선택구동기(35)로부터 전류를 방출할 수 있다.
구동전류선택방출기(38)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'L,H'인 경우 턴온되는 제5 스위치(SW35) 및 제8 스위치(SW38)를 포함하고, 턴오프되는 제6 스위치(SW36) 및 제7 스위치(SW37)를 포함할 수 있다. 구동전류선택방출기(38)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'L,H'인 경우 턴온되는 제5 스위치(SW35)를 통해 제1 선택구동기(34)로부터 전류를 방출할 수 있고, 턴온되는 제8 스위치(SW38)를 통해 제4 선택구동기(37)로부터 전류를 방출할 수 있다.
구동전류선택방출기(38)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'H,L'인 경우 턴온되는 제6 스위치(SW36) 및 제7 스위치(SW37)를 포함하고, 턴오프되는 제5 스위치(SW35) 및 제8 스위치(SW38)를 포함할 수 있다. 구동전류선택방출기(38)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'H,L'인 경우 턴온되는 제6 스위치(SW36)를 통해 제3 선택구동기(36)로부터 전류를 방출할 수 있고, 턴온되는 제7 스위치(SW37)를 통해 제2 선택구동기(35)로부터 전류를 방출할 수 있다.
구동전류선택방출기(38)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'H,H'인 경우 턴온되는 제6 스위치(SW36) 및 제8 스위치(SW38)를 포함하고, 턴오프되는 제5 스위치(SW35) 및 제7 스위치(SW37)를 포함할 수 있다. 구동전류선택방출기(38)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합이 'H,H'인 경우 턴온되는 제6 스위치(SW36)를 통해 제3 선택구동기(36)로부터 전류를 방출할 수 있고, 턴온되는 제8 스위치(SW38)를 통해 제4 선택구동기(37)로부터 전류를 방출할 수 있다.
제1 전류방출기(391)는 제1 내지 제L 전류량제어신호(ICNT<1:L>)에 응답하여 제5 스위치(SW35) 또는 제6 스위치(SW36)를 통해 방출되는 전류의 전류량(αIREF)을 조절할 수 있다. 제1 전류방출기(391)는 제1 내지 제L 전류량제어신호(ICNT<1:L>)의 논리레벨조합에 따라 제5 스위치(SW35) 또는 제6 스위치(SW36)를 통해 방출되는 전류의 전류량(αIREF)을 조절할 수 있다.
제2 전류방출기(392)는 제1 내지 제L 전류량제어신호(ICNT<1:L>)에 응답하여 제7 스위치(SW37) 또는 제8 스위치(SW38) 를 통해 방출되는 전류의 전류량((1-α)IREF)을 조절할 수 있다. 제2 전류방출기(392)는 제1 내지 제L 전류량제어신호(ICNT<1:L>)의 논리레벨조합에 따라 제7 스위치(SW37) 또는 제8 스위치(SW38)를 통해 방출되는 전류의 전류량((1-α)IREF)을 조절할 수 있다.
이하, 도 4 내지 도 6을 참고하여 보간클럭생성회로(3)의 동작을 보다 구체적으로 살펴보되, 제1 내지 제L 전류량제어신호(ICNT<1:L>)의 비트수(L)가 2로 설정된 경우를 가정하여 살펴보면 다음과 같다.
도 4를 참고하면 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합 별 제1 구동전류(ID1)의 전류량(αIREF) 및 제2 구동전류(ID2)의 전류량((1-α)IREF)을 확인할 수 있다. 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합이 'H,L'인 경우 α=0.75로 설정되어 제1 구동전류(ID1)의 전류량은 0.75IREF로 설정될 수 있고, 제2 구동전류(ID2)의 전류량은 0.25IREF로 설정될 수 있다. 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합이 'H,L'인 경우라 함은 제1 전류량제어신호(ICNT<1>)가 로직하이레벨이고, 제2 전류량제어신호(ICNT<2>)가 로직로우레벨임을 의미한다. 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합이 'L,H'인 경우 α=0.5로 설정되어 제1 구동전류(ID1)의 전류량은 0.5IREF로 설정될 수 있고, 제2 구동전류(ID2)의 전류량은 0.5IREF로 설정될 수 있다. 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합이 'L,H'인 경우라 함은 제1 전류량제어신호(ICNT<1>)가 로직로우레벨이고, 제2 전류량제어신호(ICNT<2>)가 로직하이레벨임을 의미한다. 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합이 'H,H'인 경우 α=0.25로 설정되어 제1 구동전류(ID1)의 전류량은 0.25IREF로 설정될 수 있고, 제2 구동전류(ID2)의 전류량은 0.75IREF로 설정될 수 있다. 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합이 'H,H'인 경우라 함은 제1 전류량제어신호(ICNT<1>) 및 제2 전류량제어신호(ICNT<2>)가 모두 로직하이레벨임을 의미한다.
보간클럭생성회로(3)는 제1 및 제2 스위칭제어신호(SWCNT<1:2>)의 논리레벨조합에 따라 제1 내지 제4 분주클럭(DCLK<1:4>) 중 2개의 클럭을 제1 선택분주클럭 및 제2 선택분주클럭으로 선택하고, 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합에 따라 설정되는 구동력으로 제1 선택분주클럭 및 제2 선택분주클럭으로부터 보간클럭을 구동한다. 이와 같이 구동된 보간클럭은 선형성(linearity)이 개선되고 지터(jitter)가 감소된다.
도 5를 참고하면 모두 로직로우레벨의 논리레벨조합으로 설정된 제1 및 제2 스위칭제어신호(SWCNT<1:2>)에 의해 제1 선택구동기(34)가 제1 구동전류(ID1)를 공급받아 제1 분주클럭(DCLK<1>)으로부터 제1 보간클럭(PCLK<1>)을 구동하고, 제2 선택구동기(35)가 제2 구동전류(ID2)를 공급받아 제2 분주클럭(DCLK<2>)으로부터 제1 보간클럭(PCLK<1>)을 구동한다. 이때, 제1 구동전류(ID1) 및 제2 구동전류(ID2)의 전류량에 따라 제1 보간클럭(PCLK<1>)의 위상이 조절된다. 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합이 'H,L'인 경우 α=0.75로 설정되어 제1 구동전류(ID1)의 전류량은 0.75IREF로 설정되고, 제2 구동전류(ID2)의 전류량은 0.25IREF로 설정된다. 따라서, α=0.75일 때 제1 선택구동기(34)가 제2 선택구동기(35)보다 3배 큰 전류량을 공급받아 제1 보간클럭(PCLK<1>)을 구동하므로 구간(td1)과 구간(td2)의 비가 1:3으로 설정된다. 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합이 'L,H'인 경우 α=0.5로 설정되어 제1 구동전류(ID1)의 전류량은 0.5IREF로 설정되고, 제2 구동전류(ID2)의 전류량은 0.5IREF로 설정된다. 따라서, α=0.5일 때 제1 선택구동기(34)가 제2 선택구동기(35)와 동일한 전류량을 공급받아 제1 보간클럭(PCLK<1>)을 구동하므로 구간(td3)과 구간(td4)의 비가 1:1로 설정된다. 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합이 'H,H'인 경우 α=0.25로 설정되어 제1 구동전류(ID1)의 전류량은 0.25IREF로 설정되고, 제2 구동전류(ID2)의 전류량은 0.75IREF로 설정된다. 따라서, α=0.25일 때 제2 선택구동기(35)가 제1 선택구동기(34)보다 3배 큰 전류량을 공급받아 제1 보간클럭(PCLK<1>)을 구동하므로 구간(td5)과 구간(td6)의 비가 3:1로 설정된다.
도 6을 참고하면 로직로우레벨의 제1 스위칭제어신호(SWCNT<1>) 및 로직하이레벨의 제2 스위칭제어신호(SWCNT<2>)에 의해 제1 선택구동기(34)가 제1 구동전류(ID1)를 공급받아 제1 분주클럭(DCLK<1>)으로부터 제1 보간클럭(PCLK<1>)을 구동하고, 제4 선택구동기(37)가 제2 구동전류(ID2)를 공급받아 제4 분주클럭(DCLK<4>)으로부터 제1 보간클럭(PCLK<1>)을 구동한다. 이때, 제1 구동전류(ID1) 및 제2 구동전류(ID2)의 전류량에 따라 제1 보간클럭(PCLK<1>)의 위상이 조절된다. 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합이 'H,L'인 경우 α=0.75로 설정되어 제1 구동전류(ID1)의 전류량은 0.75IREF로 설정되고, 제2 구동전류(ID2)의 전류량은 0.25IREF로 설정된다. 따라서, α=0.75일 때 제1 선택구동기(34)가 제4 선택구동기(37)보다 3배 큰 전류량을 공급받아 제1 보간클럭(PCLK<1>)을 구동하므로 구간(td11)과 구간(td12)의 비가 1:3으로 설정된다. 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합이 'L,H'인 경우 α=0.5로 설정되어 제1 구동전류(ID1)의 전류량은 0.5IREF로 설정되고, 제2 구동전류(ID2)의 전류량은 0.5IREF로 설정된다. 따라서, α=0.5일 때 제1 선택구동기(34)가 제4 선택구동기(37)와 동일한 전류량을 공급받아 제1 보간클럭(PCLK<1>)을 구동하므로 구간(td13)과 구간(td14)의 비가 1:1로 설정된다. 제1 및 제2 전류량제어신호(ICNT<1:2>)의 논리레벨조합이 'H,H'인 경우 α=0.25로 설정되어 제1 구동전류(ID1)의 전류량은 0.25IREF로 설정되고, 제2 구동전류(ID2)의 전류량은 0.75IREF로 설정된다. 따라서, α=0.25일 때 제4 선택구동기(37)가 제1 선택구동기(34)보다 3배 큰 전류량을 공급받아 제1 보간클럭(PCLK<1>)을 구동하므로 구간(td15)과 구간(td16)의 비가 3:1로 설정된다.
도 7을 참고하면 고정클럭생성회로(4)는 인버터들(IV41~IV52)을 포함할 수 있다. 인버터(IV41)는 노드(nd41)를 통해 입력되는 제1 보간클럭(PCLK<1>)을 반전버퍼링하여 제3 고정클럭(LCLK<3>)을 생성할 수 있다. 인버터(IV42)는 노드(nd41)과 노드(nd44) 사이에 연결될 수 있다. 인버터(IV43)는 노드(nd44)를 통해 입력되는 제4 보간클럭(PCLK<4>)을 반전버퍼링하여 제2 고정클럭(LCLK<2>)을 생성할 수 있다. 인버터(IV44)는 노드(nd43)과 노드(nd44) 사이에 연결될 수 있다. 인버터(IV45)는 노드(nd43)를 통해 입력되는 제3 보간클럭(PCLK<3>)을 반전버퍼링하여 제1 고정클럭(LCLK<1>)을 생성할 수 있다. 인버터(IV46)는 노드(nd42)과 노드(nd43) 사이에 연결될 수 있다. 인버터(IV47)는 노드(nd42)를 통해 입력되는 제2 보간클럭(PCLK<2>)을 반전버퍼링하여 제4 고정클럭(LCLK<4>)을 생성할 수 있다. 인버터(IV48)는 노드(nd41)과 노드(nd42) 사이에 연결될 수 있다. 인버터(IV49)는 노드(nd41)과 노드(nd43) 사이에 연결될 수 있다. 인버터(IV50)는 노드(nd42)과 노드(nd44) 사이에 연결될 수 있다. 인버터(IV51)는 노드(nd41)과 노드(nd43) 사이에 연결될 수 있다. 인버터(IV52)는 노드(nd44)과 노드(nd42) 사이에 연결될 수 있다.
고정클럭생성회로(4)는 인버터들(IV41~IV52)을 이용하여 주기신호들인 제1 내지 제4 고정클럭(LCLK<1:4>)을 생성하는 오실레이터로 구현될 수 있다. 제1 내지 제4 고정클럭(LCLK<1:4>)의 주기 및 위상은 제1 내지 제4 보간클럭(PCLK<1:4>)의 주기 및 위상과 동일하게 생성될 수 있다. 제1 내지 제4 고정클럭(LCLK<1:4>)은 제1 내지 제4 보간클럭(PCLK<1:4>)이 버퍼링되어 스큐가 감소된 상태로 생성된다.
도 8을 참고하면 고정클럭생성회로(4)에 포함된 인버터들(IV41~IV52)의 상세회로를 확인할 수 있다. 인버터들(IV41~IV52) 각각은 PMOS 트랜지스터(P41)와 NMOS 트랜지스터(N41)를 포함할 수 있다. PMOS 트랜지스터(P41)는 입력신호(IN)에 응답하여 출력신호(OUT)를 소스전압(SV)으로 풀업구동할 수 있다. NMOS 트랜지스터(N41)는 입력신호(IN)에 응답하여 출력신호(OUT)를 접지전압(VSS)으로 풀다운구동할 수 있다. 고정클럭생성회로(4)에 포함된 인버터들(IV41~IV52)은 소스전압(SV)에 응답하여 입력신호(IN)를 버퍼링하여 출력신호(OUT)로 출력하는 버퍼로 동작할 수 있다. 고정클럭생성회로(4)에 포함된 인버터들(IV41~IV52)은 소스전압(SV)의 레벨에 따라 구동력이 조절될 수 있다. 인버터들(IV41~IV52)의 지연구간은 소스전압(SV)의 레벨이 낮아질수록 증가할 수 있다.
도 9를 참고하면 소스전압생성회로(5)는 복제지연기(51), 위상비교기(52), 선택코드생성기(53) 및 전압출력기(54)를 포함할 수 있다.
복제지연기(51)는 제J 보간클럭(PCLK<J>)에 응답하여 제 J 복제클럭(RCLK<J>)을 생성할 수 있다. 복제지연기(51)는 제 J 보간클럭(PCLK<J>)을 기설정된 지연구간만큼 지연시켜 제 J 복제클럭(RCLK<J>)을 생성할 수 있다. 복제지연기(51)의 지연구간은 고정클럭생성회로(4)에 의해 구현되는 오실레이터의 주기로 설정될 수 있다. 복제지연기(51)의 지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
위상비교기(52)는 제J 복제클럭(RCLK<J>)과 제J 고정클럭(LCLK<J>)간의 위상차를 감지하여 비교신호(COM)를 생성할 수 있다. 위상비교기(52)는 제J 복제클럭(RCLK<J>)과 제J 고정클럭(LCLK<J>)의 위상을 비교하여 비교신호(COM)를 생성할 수 있다. 위상비교기(52)는 제J 복제클럭(RCLK<J>)의 위상이 제J 고정클럭(LCLK<J>)의 위상보다 빠른 경우 제1 논리레벨을 갖는 비교신호(COM)를 생성할 수 있다. 위상비교기(52)는 제J 복제클럭(RCLK<J>)의 위상이 제J 고정클럭(LCLK<J>)의 위상보다 느린 경우 제2 논리레벨을 갖는 비교신호(COM)를 생성할 수 있다.
선택코드생성기(53)는 비교신호(COM)에 응답하여 제1 및 제M 선택코드(SCB<1:M>)를 생성할 수 있다. 선택코드생성기(53)는 비교신호(COM)가 제1 논리레벨을 갖는 경우 복제지연기(51)의 지연구간을 증가시키도록 논리레벨조합이 가변하는 제1 및 제M 선택코드(SCB<1:M>)를 생성할 수 있다. 선택코드생성기(53)는 비교신호(COM)가 제2 논리레벨을 갖는 경우 복제지연기(51)의 지연구간을 감소시키도록 논리레벨조합이 가변하는 제1 및 제M 선택코드(SCB<1:M>)를 생성할 수 있다. 선택코드생성기(53)는 비교신호(COM)의 논리레벨에 따라 제1 및 제M 선택코드(SCB<1:M>)를 카운팅할 수 있다.
전압출력기(54)는 제1 및 제M 선택코드(SCB<1:M>)에 응답하여 소스전압(SV)을 구동할 수 있다. 전압출력기(54)는 제1 및 제M 선택코드(SCB<1:M>)의 논리레벨조합에 따라 소스전압(SV)을 구동할 수 있다.
소스전압생성회로(5)는 제1 내지 제4 복제클럭(RCLK<1:4>)과 제1 내지 제4 고정클럭(LCLK<1:4>)이 동기된 상태, 즉 락킹 상태가 될 때까지 제1 및 제M 선택코드(SCB<1:M>)의 논리레벨조합을 가변시켜 소스전압(SV)의 레벨을 조절할 수 있다. 고정클럭생성회로(4)는 소스전압(SV)의 레벨에 따라 인버터들(IV41~IV52)의 구동력을 조절함으로써, 고정클럭생성회로(4)에 의해 구현된 오실레이터의 주기와 제1 내지 제4 보간클럭(PCLK<1:4>)의 주기 간의 주기차를 설정값 이하로 설정할 수 있다.
도 10을 참고하면 복제지연기(51)는 PMOS 트랜지스터(P511)와 NMOS 트랜지스터(N511)를 포함할 수 있다. PMOS 트랜지스터(P511)는 제1 내지 제4 보간클럭(PCLK<1:4>)에 응답하여 제1 내지 제4 복제클럭(RCLK<1:4>)을 소스전압(SV)으로 풀업구동할 수 있다. NMOS 트랜지스터(N511)는 제1 내지 제4 보간클럭(PCLK<1:4>)에 응답하여 제1 내지 제4 복제클럭(RCLK<1:4>)을 접지전압(VSS)으로 풀다운구동할 수 있다. 복제지연기(51)는 고정클럭생성회로(4)에 포함된 인버터들(IV41~IV52) 각각과 동일한 지연구간을 갖도록 구현될 수 있다.
도 11을 참고하면 전압출력기(54)는 제1 내지 제M 구동기(54(1)~54(M))를 포함할 수 있다. 제1 구동기(54(1))는 바이어스전압(PBIAS) 및 제1 선택코드(SCB<1>)에 응답하여 소스전압(SV)을 풀업구동할 수 있다. 바이어스전압(PBIAS)은 PMOS 트랜지스터가 포화영역(saturation region)에서 동작할 수 있는 레벨로 설정될 수 있다. 제1 구동기(54(1))는 제1 선택코드(SCB<1>)가 로직로우레벨을 갖는 경우 소스전압(SV)을 풀업구동할 수 있다. 제2 구동기(54(2))는 바이어스전압(PBIAS) 및 제2 선택코드(SCB<2>)에 응답하여 소스전압(SV)을 풀업구동할 수 있다. 제2 구동기(54(2))는 제2 선택코드(SCB<2>)가 로직로우레벨을 갖는 경우 소스전압(SV)을 풀업구동할 수 있다. 제M 구동기(54(M))는 바이어스전압(PBIAS) 및 제M 선택코드(SCB<M>)에 응답하여 소스전압(SV)을 풀업구동할 수 있다. 제M 구동기(54(M))는 제M 선택코드(SCB<M>)가 로직로우레벨을 갖는 경우 소스전압(SV)을 풀업구동할 수 있다.
앞서, 도 1 내지 도 11에서 살펴본 내부클럭생성회로는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 12를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(ReSVstive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 12에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSV, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 클럭입력회로 2: 제어코드생성회로
3: 보간클럭생성회로 4: 고정클럭생성회로
5: 소스전압생성회로 6: 클럭출력회로
21: 지연라인 22: 위상감지기
23: 코드출력기
31: 제1 구동전류생성기 32: 제2 구동전류생성기
33: 구동전류선택공급기 34: 제1 선택구동기
35: 제2 선택구동기 36: 제3 선택구동기
37: 제4 선택구동기 38: 구동전류선택방출기
391: 제1 전류방출기 392: 제2 전류방출기
51: 복제지연기 52: 위상비교기
53: 선택코드생성기 54: 전압출력기
54(1)~54(M): 제1 내지 제M 구동기

Claims (32)

  1. 스위칭제어신호 및 전류량제어신호에 응답하여 분주클럭으로부터 보간클럭을 생성하는 보간클럭생성회로; 및
    오실레이터를 포함하고, 상기 보간클럭으로부터 내부클럭을 생성하기 위한 고정클럭을 생성하는 고정클럭생성회로를 포함하되, 상기 스위칭제어신호 및 상기 전류량제어신호의 논리레벨조합은 상기 분주클럭과 피드백클럭의 위상 비교를 통해 조절되고, 상기 피드백클럭은 상기 고정클럭을 기설정된 지연구간만큼 지연시켜 생성되는 내부클럭생성회로.
  2. 제 1 항에 있어서, 상기 지연구간은 외부클럭에 대해 반도체장치 내부의 지연요소를 보상하기 위해 설정되는 내부클럭생성회로.
  3. 제 1 항에 있어서, 상기 보간클럭생성회로는 상기 스위칭제어신호에 응답하여 상기 분주클럭에 포함된 제1 분주클럭 및 제2 분주클럭을 선택하는 내부클럭생성회로.
  4. 제 3 항에 있어서, 상기 보간클럭생성회로는 제1 구동력으로 상기 제1 분주클럭에 응답하여 상기 보간클럭을 구동하고, 제2 구동력으로 상기 제2 분주클럭에 응답하여 상기 보간클럭을 구동하는 내부클럭생성회로.
  5. 제 4 항에 있어서, 상기 보간클럭생성회로는 상기 전류량제어신호에 응답하여 상기 제1 구동력 및 상기 제2 구동력을 조절하는 내부클럭생성회로.
  6. 제 1 항에 있어서, 상기 분주클럭은 제1 내지 제4 분주클럭을 포함하고, 상기 보간클럭은 제1 내지 제4 보간클럭을 포함하며,
    상기 보간클럭생성회로는
    상기 전류량제어신호에 응답하여 제1 구동전류를 생성하는 제1 구동전류생성기; 및
    상기 전류량제어신호에 응답하여 제2 구동전류를 생성하는 제2 구동전류생성기를 포함하는 내부클럭생성회로.
  7. 제 6 항에 있어서, 상기 보간클럭생성회로는
    상기 스위칭제어신호에 응답하여 상기 제1 구동전류를 제1 선택구동기 또는 제2 선택구동기로 전달하고, 상기 스위칭제어신호에 응답하여 상기 제2 구동전류를 제3 선택구동기 또는 제4 선택구동기로 전달하는 구동전류선택공급기를 더 포함하는 내부클럭생성회로.
  8. 제 7 항에 있어서, 상기 제1 선택구동기는 상기 제1 분주클럭에 응답하여 상기 제1 보간클럭을 구동하고, 상기 제2 분주클럭에 응답하여 상기 제2 보간클럭을 구동하며, 상기 제3 분주클럭에 응답하여 상기 제3 보간클럭을 구동하고, 상기 제4 분주클럭에 응답하여 상기 제4 보간클럭을 구동하는 내부클럭생성회로.
  9. 제 7 항에 있어서, 상기 제2 선택구동기는 상기 제3 분주클럭에 응답하여 상기 제1 보간클럭을 구동하고, 상기 제4 분주클럭에 응답하여 상기 제2 보간클럭을 구동하며, 상기 제1 분주클럭에 응답하여 상기 제3 보간클럭을 구동하고, 상기 제2 분주클럭에 응답하여 상기 제4 보간클럭을 구동하는 내부클럭생성회로.
  10. 제 6 항에 있어서, 상기 보간클럭생성회로는
    상기 스위칭제어신호에 응답하여 상기 제1 구동전류를 제1 선택구동기 또는 제2 선택구동기로부터 방출하고, 상기 스위칭제어신호에 응답하여 상기 제2 구동전류를 제3 선택구동기 또는 제4 선택구동기로부터 방출하는 구동전류선택방출기를 더 포함하는 내부클럭생성회로.
  11. 제 1 항에 있어서, 상기 고정클럭생성회로는 소스전압을 공급받아 구동되는 다수의 버퍼들을 포함하고, 상기 다수의 버퍼들은 상기 지연구간을 갖도록 설정되는 내부클럭생성회로.
  12. 제 11 항에 있어서, 상기 다수의 버퍼들 각각은
    입력신호에 응답하여 출력신호를 상기 소스전압으로 풀업구동하는 풀업소자; 및
    상기 입력신호에 응답하여 출력신호를 접지전압으로 풀다운구동하는 풀다운소자를 포함하는 내부클럭생성회로.
  13. 제 1 항에 있어서, 상기 보간클럭은 제1 내지 제4 보간클럭을 포함하고, 상기 고정클럭은 제1 내지 제4 고정클럭을 포함하며,
    상기 고정클럭생성회로는 상기 제1 보간클럭을 버퍼링하여 상기 제3 고정클럭을 생성하는 제1 버퍼, 상기 제2 보간클럭을 버퍼링하여 상기 제4 고정클럭을 생성하는 제2 버퍼, 상기 제3 보간클럭을 버퍼링하여 상기 제1 고정클럭을 생성하는 제3 버퍼 및 상기 제4 보간클럭을 버퍼링하여 상기 제2 고정클럭을 생성하는 제4 버퍼를 포함하는 내부클럭생성회로.
  14. 제 1 항에 있어서,
    상기 보간클럭 및 상기 고정클럭에 응답하여 상기 고정클럭생성회로에 공급되는 소스전압을 생성하는 소스전압생성회로를 더 포함하는 내부클럭생성회로.
  15. 제 14 항에 있어서, 상기 소스전압생성회로는
    상기 보간클럭을 기설정된 복제지연구간만큼 지연시켜 복제클럭을 생성하는 복제지연기를 포함하는 내부클럭생성회로.
  16. 제 15 항에 있어서, 상기 복제지연구간은 상기 오실레이터의 주기와 동일하게 설정되는 내부클럭생성회로.
  17. 제 15 항에 있어서, 상기 소스전압생성회로는
    상기 복제클럭과 상기 고정클럭의 위상 비교를 통해 논리레벨이 조합이 결정되는 선택코드에 응답하여 레벨이 결정되는 상기 소스전압을 출력하는 전류출력기를 더 포함하는 내부클럭생성회로.
  18. 스위칭제어신호에 응답하여 제1 내지 제4 분주클럭 중 제1 선택분주클럭 및 제2 선택분주클럭을 선택하고, 제1 구동력으로 상기 제1 선택분주클럭에 응답하여 보간클럭을 구동하며, 제2 구동력으로 상기 제2 선택분주클럭에 응답하여 상기 보간클럭을 구동하는 보간클럭생성회로; 및
    오실레이터를 포함하고, 상기 보간클럭으로부터 내부클럭을 생성하기 위한 고정클럭을 생성하는 고정클럭생성회로를 포함하는 내부클럭생성회로.
  19. 제 18 항에 있어서, 상기 보간클럭생성회로는 전류량제어신호에 응답하여 상기 제1 구동력 및 상기 제2 구동력을 조절하는 내부클럭생성회로.
  20. 제 18 항에 있어서, 상기 보간클럭생성회로는
    상기 전류량제어신호에 응답하여 제1 구동전류를 생성하는 제1 구동전류생성기; 및
    상기 전류량제어신호에 응답하여 제2 구동전류를 생성하는 제2 구동전류생성기를 포함하는 내부클럭생성회로.
  21. 제 20 항에 있어서, 상기 보간클럭생성회로는
    상기 스위칭제어신호에 응답하여 상기 제1 구동전류를 제1 선택구동기 또는 제2 선택구동기로 전달하고, 상기 스위칭제어신호에 응답하여 상기 제2 구동전류를 제3 선택구동기 또는 제4 선택구동기로 전달하는 구동전류선택공급기를 더 포함하는 내부클럭생성회로.
  22. 제 21 항에 있어서, 상기 제1 선택구동기는 상기 제1 분주클럭에 응답하여 상기 제1 보간클럭을 구동하고, 상기 제2 분주클럭에 응답하여 상기 제2 보간클럭을 구동하며, 상기 제3 분주클럭에 응답하여 상기 제3 보간클럭을 구동하고, 상기 제4 분주클럭에 응답하여 상기 제4 보간클럭을 구동하는 내부클럭생성회로.
  23. 제 21 항에 있어서, 상기 제2 선택구동기는 상기 제3 분주클럭에 응답하여 상기 제1 보간클럭을 구동하고, 상기 제4 분주클럭에 응답하여 상기 제2 보간클럭을 구동하며, 상기 제1 분주클럭에 응답하여 상기 제3 보간클럭을 구동하고, 상기 제2 분주클럭에 응답하여 상기 제4 보간클럭을 구동하는 내부클럭생성회로.
  24. 제 20 항에 있어서, 상기 보간클럭생성회로는
    상기 스위칭제어신호에 응답하여 상기 제1 구동전류를 제1 선택구동기 또는 제2 선택구동기로부터 방출하고, 상기 스위칭제어신호에 응답하여 상기 제2 구동전류를 제3 선택구동기 또는 제4 선택구동기로부터 방출하는 구동전류선택방출기를 더 포함하는 내부클럭생성회로.
  25. 제 19 항에 있어서, 상기 스위칭제어신호 및 상기 전류량제어신호의 논리레벨조합은 상기 분주클럭과 피드백클럭의 위상 비교를 통해 조절되고, 상기 피드백클럭은 상기 고정클럭을 기설정된 지연구간만큼 지연시켜 생성되는 내부클럭생성회로.
  26. 제 25 항에 있어서, 상기 고정클럭생성회로는 소스전압을 공급받아 구동되는 다수의 버퍼들을 포함하고, 상기 다수의 버퍼들은 상기 지연구간을 갖도록 설정되는 내부클럭생성회로.
  27. 제 26 항에 있어서, 상기 다수의 버퍼들 각각은
    입력신호에 응답하여 출력신호를 상기 소스전압으로 풀업구동하는 풀업소자; 및
    상기 입력신호에 응답하여 출력신호를 접지전압으로 풀다운구동하는 풀다운소자를 포함하는 내부클럭생성회로.
  28. 제 18 항에 있어서, 상기 보간클럭은 제1 내지 제4 보간클럭을 포함하고, 상기 고정클럭은 제1 내지 제4 고정클럭을 포함하며,
    상기 고정클럭생성회로는 상기 제1 보간클럭을 버퍼링하여 상기 제3 고정클럭을 생성하는 제1 버퍼, 상기 제2 보간클럭을 버퍼링하여 상기 제4 고정클럭을 생성하는 제2 버퍼, 상기 제3 보간클럭을 버퍼링하여 상기 제1 고정클럭을 생성하는 제3 버퍼 및 상기 제4 보간클럭을 버퍼링하여 상기 제2 고정클럭을 생성하는 제4 버퍼를 포함하는 내부클럭생성회로.
  29. 제 18 항에 있어서,
    상기 보간클럭 및 상기 고정클럭에 응답하여 상기 고정클럭생성회로에 공급되는 소스전압을 생성하는 소스전압생성회로를 더 포함하는 내부클럭생성회로.
  30. 제 29 항에 있어서, 상기 소스전압생성회로는
    상기 보간클럭을 기설정된 복제지연구간만큼 지연시켜 복제클럭을 생성하는 복제지연기를 포함하는 내부클럭생성회로.
  31. 제 30 항에 있어서, 상기 복제지연구간은 상기 오실레이터의 주기와 동일하게 설정되는 내부클럭생성회로.
  32. 제 30 항에 있어서, 상기 소스전압생성회로는
    상기 복제클럭과 상기 고정클럭의 위상 비교를 통해 논리레벨이 조합이 결정되는 선택코드에 응답하여 레벨이 결정되는 상기 소스전압을 출력하는 전류출력기를 더 포함하는 내부클럭생성회로.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109765583B (zh) * 2019-03-04 2021-06-15 华通信安(北京)科技发展有限公司 一种基于gnss接收机秒脉冲的时钟同步方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070194815A1 (en) * 2006-02-23 2007-08-23 Dale Nelson Enhanced delay matching buffer circuit
US20140055179A1 (en) * 2012-08-22 2014-02-27 Xue-Mei Gong Interpolative divider linearity enhancement techniques

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100725935B1 (ko) * 2001-03-23 2007-06-11 삼성전자주식회사 프랙셔널-앤 주파수 합성기용 위상 고정 루프 회로
US6538957B2 (en) * 2001-05-14 2003-03-25 Sony Computer Entertainment America Inc. Apparatus and method for distributing a clock signal on a large scale integrated circuit
DE60208771D1 (de) * 2002-11-21 2006-04-06 St Microelectronics Belgium Nv Niederfrequente Selbstkalibrierung einer einen mehrphasigen Takt erzeugenden Phasenregelschleife
JP4335586B2 (ja) * 2003-06-11 2009-09-30 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路
US7432750B1 (en) * 2005-12-07 2008-10-07 Netlogic Microsystems, Inc. Methods and apparatus for frequency synthesis with feedback interpolation
TW200729735A (en) * 2006-01-27 2007-08-01 Silicon Integrated Sys Corp Apparatus and method of controlling and tuning a fine calibration for clock source synchronization in dual loop of hybrid phase and time domain
CN100440773C (zh) * 2006-04-18 2008-12-03 威盛电子股份有限公司 相位内插收发电路及其收发方法
US7323918B1 (en) * 2006-08-08 2008-01-29 Micrel, Incorporated Mutual-interpolating delay-locked loop for high-frequency multiphase clock generation
US7417510B2 (en) * 2006-09-28 2008-08-26 Silicon Laboratories Inc. Direct digital interpolative synthesis
JP2011107750A (ja) * 2009-11-12 2011-06-02 Renesas Electronics Corp 半導体集積回路装置
KR101727719B1 (ko) 2010-10-11 2017-04-18 삼성전자주식회사 위상 보간기 및 그를 포함하는 반도체 장치 및 위상 보간 방법
CN102281043B (zh) * 2011-03-30 2013-11-20 无锡晨星网联科技有限公司 数字电路实现的时钟和数据恢复系统
US8451042B2 (en) * 2011-06-03 2013-05-28 Texas Instruments Incorporated Apparatus and system of implementation of digital phase interpolator with improved linearity
KR101771980B1 (ko) * 2011-10-20 2017-08-30 에스케이하이닉스 주식회사 위상 혼합 회로 및 이를 포함하는 지연고정루프
WO2013095431A1 (en) 2011-12-21 2013-06-27 Intel Corporation Low power digital phase interpolator
US9344065B2 (en) * 2012-10-22 2016-05-17 Mediatek Inc. Frequency divider, clock generating apparatus, and method capable of calibrating frequency drift of oscillator
US8988119B2 (en) * 2012-12-27 2015-03-24 International Business Machines Corporation System, a method and a computer program product for electronic sub-integer frequency division
US8841948B1 (en) 2013-03-14 2014-09-23 Xilinx, Inc. Injection-controlled-locked phase-locked loop
US9020089B2 (en) * 2013-07-12 2015-04-28 Infineon Technologies Ag Phase-locked loop (PLL)-based frequency synthesizer
US9256245B2 (en) * 2014-04-02 2016-02-09 Mediatek Inc. Clock tree circuit and memory controller
KR20160069093A (ko) * 2014-12-05 2016-06-16 에스케이하이닉스 주식회사 클럭 데이터 리커버리 회로 및 이를 이용하는 시스템

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070194815A1 (en) * 2006-02-23 2007-08-23 Dale Nelson Enhanced delay matching buffer circuit
US20140055179A1 (en) * 2012-08-22 2014-02-27 Xue-Mei Gong Interpolative divider linearity enhancement techniques

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