CN113541680A - 延迟锁相环电路及具有该电路的半导体存储器装置 - Google Patents

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Abstract

提供一种延迟锁相环电路及半导体存储器装置。延迟锁相环电路包括相位检测和延迟控制电路，该相位检测和延迟控制电路被配置为响应于第一选择信号被激活来检测第一内部生成时钟信号和反馈时钟信号之间的相位差以生成第一相位差检测信号，响应于第二选择信号被激活来检测第二内部生成时钟信号和反馈时钟信号之间的相位差以生成第二相位差检测信号，并且响应于第一相位差检测信号或第二相位差检测信号来改变码值。

Description

延迟锁相环电路及具有该电路的半导体存储器装置
相关申请的交叉引用
本申请要求于2020年4月22日在韩国知识产权局提交的韩国专利申请No.10-2020-0048631的优先权，所述申请的公开内容通过引用全部并入本文中。
技术领域
本发明构思的一些示例实施例涉及一种延迟锁相环电路和/或具有该延迟锁相环电路的半导体存储器装置。
背景技术
延迟锁相环(DLL)电路可被配置为生成锁相到/对准到输入时钟信号的相位的输出时钟信号。
通常，延迟锁相环电路可包括可变延迟电路/电子线路，该可变延迟电路/电子线路包括延迟单元和相位差检测器，该延迟单元被配置为对通过根据码值缓冲输入时钟信号而生成的参考时钟信号进行可变地延迟，并且生成延迟时钟信号，该相位差检测器被配置为检测参考时钟信号和反馈时钟信号之间的相位差并且生成码值，其中，所述反馈时钟信号是通过对从延迟时钟信号直到输出时钟信号被输出的路径进行复制而生成的。
然而，当延迟锁相环电路执行这样的延迟锁相操作，该延迟锁相操作使用通过对输入时钟信号进行分频而获得的参考时钟信号来生成锁相到输入时钟信号的输出时钟信号，或者生成被锁相到占空比不是50％的输入时钟信号的输出时钟信号时，延迟锁相环电路通过在检测到相位差之后从输入时钟信号延迟一个时钟周期以上，或者可替代地，例如，在最坏的情况下，延迟多达两个时钟周期，来生成锁相到输入时钟信号的输出时钟信号。例如，延迟锁相环电路的锁相时间可超过输入时钟信号的一个时钟周期。
发明内容
本发明构思的一些示例实施例提供一种能够减少锁相时间的延迟锁相环电路、和/或具有该延迟锁相环电路的半导体存储器装置。
本发明构思的示例实施例的目的不限于上述目的，并且基于本发明构思的以下描述，本领域的普通技术人员将清楚地理解其它未提及的目的。
根据本发明构思的一些示例实施例，一种延迟锁相环电路包括：第一选择器电路，其被配置为响应于第一选择信号选择第一内部生成时钟信号作为第一参考时钟信号，并且响应于第二选择信号选择第二内部生成时钟信号作为第一参考时钟信号；第一延迟电路，其被配置为根据码值将第一参考时钟信号延迟第一时间以生成第一时钟信号；第二延迟电路，其被配置为根据码值将第一内部生成时钟信号延迟第一时间以生成第二时钟信号；时钟信号延迟路径电路，其被配置为将第一时钟信号延迟第二时间以生成输出时钟信号；时钟信号延迟复制电路，其被配置为将第二时钟信号延迟第二时间以生成反馈时钟信号；选择信号发生器电路，其被配置为响应于反馈时钟信号的第一沿存在于第一时段内来激活第一选择信号，并且响应于反馈时钟信号的第一沿存在于第二时段内来激活第二选择信号，所述第一时段包括在第一内部生成时钟信号的第一沿之前和之后的第三时间，所述第二时段包括在第一内部生成时钟信号的第二沿之前和之后的第三时间；以及相位检测和延迟控制电路，其被配置为响应于第一选择信号被激活来检测反馈时钟信号和第一内部生成时钟信号之间的相位差以生成第一相位差检测信号，响应于第二选择信号被激活来检测反馈时钟信号和第二内部生成时钟信号之间的相位差以生成第二相位差检测信号，并且响应于第一相位差检测信号或第二相位差检测信号来改变码值。
根据本发明构思的一些示例实施例，一种延迟锁相环电路包括：分频器电路，其被配置为对输入时钟信号进行分频以生成第一分频时钟信号，生成具有第一分频时钟信号的反相相位的第二分频时钟信号，生成与第一分频时钟信号具有90度相位差的第三分频时钟信号，并且生成具有第三分频时钟信号的反相相位的第四分频时钟信号；第一选择器电路，其被配置为响应于第一选择信号来选择第一分频时钟信号作为第一参考时钟信号，并响应于第二选择信号来选择第二分频时钟信号作为第一参考时钟信号；第二选择器电路，其被配置为响应于第一选择信号来选择第三分频时钟信号作为第二参考时钟信号，并响应于第二选择信号来选择第四分频时钟信号作为第二参考时钟信号；第一延迟电路，其被配置为根据码值将第一参考时钟信号延迟第一时间以生成第一时钟信号；第二延迟电路，其被配置为根据码值将第一分频时钟信号延迟第一时间以生成第二时钟信号；第三延迟电路，其被配置为根据码值将第二参考时钟信号延迟第一时间以生成第三时钟信号；时钟信号延迟路径电路，其被配置为将第一时钟信号和第三时钟信号延迟第二时间以生成输出时钟信号；时钟信号延迟复制电路，其被配置为将第二时钟信号延迟第二时间以生成反馈时钟信号；选择信号发生器电路，其被配置为响应于反馈时钟信号的第一沿存在于第一时段内来激活第一选择信号，并且响应于反馈时钟信号的第一沿存在于第二时段内来激活第二选择信号，所述第一时段包括在所述第一分频时钟信号的第一沿之前和之后的第三时间，所述第二时段包括在第一分频时钟信号的第二沿之前和之后的第三时间；第一相位检测器电路，其被配置为响应于第一选择信号被激活，检测第一分频时钟信号和反馈时钟信号之间的相位差，以生成第一相位差检测信号；第二相位检测器电路，其被配置为响应于第二选择信号被激活，检测第二分频时钟信号和反馈时钟信号之间的相位差，以生成第二相位差检测信号；以及延迟控制电路，其被配置为响应于第一相位差检测信号或第二相位差检测信号来改变码值。
根据本发明构思的一些示例实施例，一种半导体存储器装置包括：时钟信号输入缓冲器电路，其被配置为缓冲外部时钟信号并将外部时钟信号延迟第四时间以生成输入时钟信号；延迟锁相环电路，其被配置为：(a)响应于第一选择信号，通过根据码值将第一内部生成时钟信号延迟第一时间来生成第一时钟信号，并且响应于第二选择信号，通过根据码值将第二内部生成时钟信号延迟第一时间来生成第一时钟信号，所述第一内部生成时钟信号通过将输入时钟信号分频或分相来获得，所述第二内部生成时钟信号通过将输入时钟信号分频或分相来获得，(b)通过将第一内部生成时钟信号延迟第二时间来生成数据选通信号，(c)通过根据码值将第一内部生成时钟信号延迟第一时间来生成第二时钟信号，以及(d)通过将第二时钟信号延迟与第四时间加上第二时间对应的量，来生成锁相到第一内部生成时钟信号的反馈时钟信号；行解码器电路，其被配置为解码行地址以生成多个字线选择信号；列解码器电路，其被配置为解码列地址以生成多个列选择信号；存储器单元阵列，其包括多个存储器单元，并且被配置为输出存储在通过多个字线选择信号和多个列选择信号从多个存储器单元中选择的存储器单元中的数据；数据读取路径电路，其被配置为响应于读取命令和延迟信号输入从存储器单元阵列输出的数据，并且响应于第一时钟信号生成数据；以及数据输出缓冲器电路，被配置为缓冲数据以将缓冲的数据输出到外部。
附图说明
图1是示出根据本发明构思的一些示例实施例的延迟锁相环电路的配置的框图。
图2是示出根据本发明构思的一些示例实施例的选择信号发生器的配置的示图。
图3A至图3C是用于描述根据本发明构思的一些示例实施例的选择信号发生器的操作的时序图。
图4A至图4C是用于描述根据本发明构思的一些示例实施例的选择信号发生器的操作的时序图。
图5是示出根据本发明构思的一些示例实施例的延迟锁相环电路的配置的框图。
图6是示出根据本发明构思的一些示例实施例的延迟锁相环电路的配置的框图。
图7A和图7B是示出根据本发明构思的一些示例实施例的半导体存储器装置的配置的框图。
具体实施方式
在下文中，将参照附图描述根据本发明构思的一些示例实施例的延迟锁相环电路和具有该延迟锁相环电路的半导体存储器装置。
图1是示出根据本发明构思的一些示例实施例的延迟锁相环电路的配置的框图。延迟锁相环电路100可包括分频器10、选择器12、第一延迟单元14-2、第二延迟单元14-4、时钟信号延迟路径单元16、时钟信号延迟复制单元18、选择信号发生器20、第一相位检测器22-2、第二相位检测器22-4和延迟控制单元24。
下面将描述图1中所示的每个块/单元/电路的功能。
分频器10可对输入时钟信号ICLK进行分频以生成第一分频时钟信号DCLK0和第二分频时钟信号DCLK180。
选择器12可响应于第一选择信号SEN1而选择第一分频时钟信号DCLK0作为参考时钟信号RCLK，并且可响应于第二选择信号SEN2而选择第二分频时钟信号DCLK180作为参考时钟信号RCLK。
第一延迟单元14-2可包括多个串联连接的第一延迟元(未示出)，并且可根据码值代码可变地延迟参考时钟信号RCLK，以生成第一时钟信号CLK1。码值代码可以是或包括多个比特的数字数据，并且可与延迟量相关联。第一延迟元(未示出)可包括晶体管和/或电阻器和/或电容器，以增加特定的(例如，固定的)延迟。
第二延迟单元14-4可包括多个串联连接的第二延迟元(未示出)，并且可根据码值代码可变地延迟第一分频时钟信号DCLK0，以生成第二时钟信号CLK2。第二延迟元(未示出)可包括晶体管和/或电阻器和/或电容器，以增加特定的(例如，固定的)延迟。第一延迟元(未示出)的数量和第二延迟元(未示出)的数量可相同，并且第一延迟单元14-2和第二延迟单元14-4可根据码值代码将参考时钟信号RCLK和第一分频时钟信号DCLK0延迟相同的第一时间。如本文所使用的，诸如“第一时间”、“第二时间”、“第三时间”、“第四时间”等的时间可以是预定的时间，或者可替代地，可以是非预定的可变时间。
时钟信号延迟路径单元16可将第一时钟信号CLK1延迟第二时间以生成输出时钟信号OCLK。例如，时钟信号延迟路径单元16可生成具有与输入时钟信号ICLK相同的频率和相同的相位(0度相位差)的输出时钟信号OCLK。
时钟信号延迟复制单元18可将第二时钟信号CLK2延迟以生成反馈时钟信号FCLK。时钟信号延迟复制单元18可被配置为将第二时钟信号CLK2延迟第二时间，类似于时钟信号延迟路径单元16。当存在直到从第一延迟单元14-2输出的第一时钟信号CLK1被施加到时钟信号延迟路径单元16为止的信号线的线延迟时间时，时钟信号延迟复制单元18可将第二时钟信号CLK2延迟等于或对应于第二时间加上线延迟时间的时间量，以生成反馈时钟信号FCLK。反馈时钟信号FCLK可具有与第一分频时钟信号DCLK0相同的频率。
当检测到反馈时钟信号FCLK的上升沿出现在第一时段内时，选择信号发生器20可激活第一选择信号SEN1，所述第一时段包括在第一分频时钟信号DCLK0使用第一分频时钟信号DCLK0和反馈时钟信号FCLK从第一(例如，“低”)电平转变为第二(例如，“高”)电平的时间点之前和之后的第三时间，并且当检测到反馈时钟信号FCLK的上升沿出现在第二时段内时，选择信号发生器20可激活第二选择信号SEN2，所述第二时段包括在第一分频时钟信号DCLK0从第二(例如，“高”)电平转变为第一(例如，“低”)电平的时间点之前和之后的第三时间。
第一相位检测器22-2可响应于第一选择信号SEN1而被启用，并且可检测第一分频时钟信号DCLK0与反馈时钟信号FCLK之间的相位差，以生成第一相位差检测信号PD1。
第二相位检测器22-4可响应于第二选择信号SEN2而被启用，并且可检测第二分频时钟信号DCLK180与反馈时钟信号FCLK之间的相位差，以生成第二相位差检测信号PD2。
延迟控制单元24可响应于第一相位差检测信号PD1和/或第二相位差检测信号PD2而改变(例如，增加或减少)码值代码。
图1中所示的第一相位检测器22-2、第二相位检测器22-4和延迟控制单元24可构成相位检测和延迟控制单元。
图2是示出根据本发明构思的一些示例实施例的选择信号发生器的配置的示图。选择信号发生器20可包括第一检测器20-2、第二检测器20-4和第三检测器20-6。第一检测器20-2可包括第一延迟器D1和第二延迟器D2、第一触发器F/F1和第二触发器F/F2、第一NAND(与非)门NA1、以及第一反相器I1，第二检测器20-4可包括第一延迟器D1和第二延迟器D2、第一触发器F/F1和第二触发器F/F2、第二NAND门NA2、以及第二反相器I2，并且第三检测器20-6可包括第三触发器F/F3和第四触发器F/F4、第一NOR(或非)门NR1和第二NOR门NR2以及第三反相器I3。第一延迟器D1和第二延迟器D2以及第一触发器F/F1和第二触发器F/F2可由第一检测器20-2和第二检测器20-4共享。第一NAND门NA1和第一反相器I1可以是/包括第一AND(与)电路，并且第二NAND门NA2和第二反相器I2可以是/包括第二AND电路。
下面将描述图2中所示的每个元件的功能。
当反馈时钟信号FCLK的上升沿存在于第一时段内时，第一检测器20-2可激活第一检测信号sen1，所述第一时段包括第一分频时钟信号DCLK0从“低”电平转变为“高”电平的时间点之前和之后的第三时间。第三时间可以是/对应于小于第一分频时钟信号DCLK0的“高”电平时段或“低”电平时段的时段。
当反馈时钟信号FCLK的上升沿存在于第二时段内时，第二检测器20-4可激活第二检测信号sen2，所述第二时段包括第一分频时钟信号DCLK0从“高”电平转变为“低”电平的时间点之前和之后的第三时间。
第三检测器20-6可响应于第一检测信号sen1而激活第一选择信号SEN1，并且可响应于第二检测信号sen2而激活第二选择信号SEN2。此外，当反馈时钟信号FCLK的上升沿存在于第三时段内时，第三检测器20-6可激活第一选择信号SEN1，其中，所述第三时段是第一分频时钟信号DCLK0的除了第一时段和第二时段之外的“高”电平时段，并且当反馈时钟信号FCLK的上升沿存在于第四时段内时，第三检测器20-6可激活第二选择信号SEN2，其中，所述第四时段是第一分频时钟信号DCLK0的除了第一时段和第二时段之外的“低”电平时段。
第一延迟器D1可将第一分频时钟信号DCLK0延迟第三时间，以生成延迟时钟信号DDCLK0。
第一触发器F/F1可响应于反馈时钟信号FCLK的上升沿锁存延迟时钟信号DDCLK0，以生成第一信号A和具有第一信号A的反相相位的反相第一信号AB。
第二延迟器D2可将反馈时钟信号FCLK延迟第三时间，以生成延迟反馈时钟信号DFCLK。
第二触发器F/F2可响应于延迟反馈时钟信号DFCLK的上升沿锁存第一分频时钟信号DCLK0，以生成第二信号B和具有第二信号B的反相相位的反相第二信号BB。
第一AND电路(第一NAND门NA1和/与第一反相器I1串联)可对反相第一信号AB和第二信号B执行AND运算(逻辑AND)以生成第一检测信号sen1。
第二AND电路(第二NAND门NA2和第二反相器I2)可对第一信号A和反相第二信号BB执行AND运算(逻辑AND)以生成第二检测信号sen2。
第三触发器F/F3可响应于反馈时钟信号FCLK的上升沿锁存并输出第一分频时钟信号DCLK0。
第四触发器F/F4可响应于反馈时钟信号FCLK的上升沿锁存第三触发器F/F3的输出信号以生成第三信号C。
第一NOR门NR1可对第一检测信号sen1和第三信号C执行NOR运算(逻辑NOR)以生成第四信号D。
第二NOR门NR2可对第二检测信号sen2和第四信号D执行NOR运算(逻辑NOR)以生成第一选择信号SEN1。
第三反相器I3可对第一选择信号SEN1进行反相(求反)以生成第二选择信号SEN2。
图3A是用于描述根据本发明构思的一些示例实施例的选择信号发生器的操作时序图。图3A是描述当在第一分频时钟信号DCLK0的上升沿之后的第三时间td内生成反馈时钟信号FCLK的上升沿时选择信号发生器20的操作的示意图。
参照图1至图3A，分频器10可对输入时钟信号ICLK进行分频，以生成第一分频时钟信号DCLK0和第二分频时钟信号DCLK180。如所示，第一分频时钟信号DCLK0可以是/对应于在输入时钟信号ICLK的上升沿处转变的信号，第一分频时钟信号DCLK0的频率可以是输入时钟信号ICLK的频率的1/2，并且第二分频时钟信号DCLK180可具有与第一分频时钟信号DCLK0相同的频率和反相相位。第一延迟器D1可将第一分频时钟信号DCLK0延迟第三时间td，以生成延迟时钟信号DDCLK0。第一触发器F/F1可响应于反馈时钟信号FCLK的上升沿锁存具有“低”电平的延迟时钟信号DDCLK0，以生成具有“低”电平的第一信号A和具有“高”电平的反相第一信号AB。第二延迟器D2可将反馈时钟信号FCLK延迟第三时间td，以生成延迟反馈时钟信号DFCLK。第二触发器F/F2可响应于延迟反馈时钟信号DFCLK的上升沿锁存具有“高”电平的第一分频时钟信号DCLK0，以生成具有“高”电平的第二信号B和具有“低”电平的反相第二信号BB。第一AND电路(第一NAND门NA1和第一反相器I1)可对具有“高”电平的反相第一信号AB和具有“高”电平的第二信号B执行AND操作，以生成具有“高”电平的第一检测信号sen1。第二AND电路(第二NAND门NA2和第二反相器I2)可对具有“低”电平的第一信号A和具有“低”电平的反相第二信号BB执行AND操作，以生成具有“低”电平的第二检测信号sen2。第三触发器F/F3和第四触发器F/F4可响应于具有“高”电平的反馈时钟信号FCLK来锁存具有“高”电平的第一分频时钟信号DCLK0，并将第一分频时钟信号DCLK0延迟反馈时钟信号FCLK的一个时钟周期，以生成具有“高”电平的第三信号C。第一NOR门NR1可对具有“高”电平的第一检测信号sen1和具有“低”电平的第三信号C执行NOR操作以生成具有“低”电平的第四信号D。第二NOR门NR2可对具有“低”电平的第二检测信号sen2和具有“低”电平的第四信号D执行NOR操作，以生成具有“高”电平的第一选择信号SEN1。第三反相器I3可将具有“高”电平的第一选择信号SEN1反相以生成具有“低”电平的第二选择信号SEN2。也就是说，第一NOR门NR1、第二NOR门NR2和第三反相器I3可生成具有“高”电平的第一选择信号SEN1和具有“低”电平的第二选择信号SEN2。
现在参照图1至图3A，选择器12可响应于第一选择信号SEN1而选择第一分频时钟信号DCLK0作为参考时钟信号RCLK。第一相位检测器22-2可响应于第一选择信号SEN1而被启用，检测第一分频时钟信号DCLK0的下降沿与反馈时钟信号FCLK的下降沿之间的相位差pd1，以生成第一相位差检测信号PD1。延迟控制单元24可响应于第一相位差检测信号PD1而对码值代码执行向下(或向上)计数操作。第一延迟单元14-2可根据码值代码延迟参考时钟信号RCLK以生成第一时钟信号CLK1。第二延迟单元14-4可根据码值代码延迟第一分频时钟信号DCLK0以生成第二时钟信号CLK2。时钟信号延迟路径单元16可延迟第一时钟信号CLK1，以生成锁相到输入时钟信号ICLK的输出时钟信号OCLK。时钟信号延迟复制单元18可延迟第二时钟信号CLK2，以在时间点TR生成锁相至第一分频时钟信号DCLK0的反馈时钟信号FCLK。
图3B是用于描述根据本发明构思的一些示例实施例的选择信号发生器的操作时序图。图3B是描述当在第一分频时钟信号DCLK0的上升沿之前的第三时间td内生成反馈时钟信号FCLK的上升沿时选择信号发生器20的操作的示意图。
参照图1、图2和图3B，选择信号发生器20可执行与以上参照图1至图3A所述的操作相同的操作，并且因此生成具有“高”电平的第一选择信号SEN1和具有“低”电平的第二选择信号SEN2。第一相位检测器22-2可响应于第一选择信号SEN1而被启用，并且检测反馈时钟信号FCLK的下降沿与第一分频时钟信号DCLK0的下降沿之间的相位差pd1’，以生成第一相位差检测信号PD1。延迟控制单元24可响应于第一相位差检测信号PD1而对码值代码执行向上(或向下)计数操作。此后，参照以上描述可容易地理解延迟锁相环电路100的操作。
参照图3A和图3B，当反馈时钟信号FCLK的上升沿存在于第一时段T1内时，选择信号发生器20可激活第一选择信号SEN1，并且去激活第二选择信号SEN2，其中，所述第一时段T1包括在第一分频时钟信号DCLK0的上升沿之前和之后的第三时间td。
图3C是用于描述根据本发明构思的一些示例实施例的选择信号发生器的操作的操作时序图。图3是用于描述当在第一分频时钟信号DCLK0的“高”电平的第三时段T3内生成反馈时钟信号FCLK的上升沿时选择信号发生器20的操作的示意图。
参照图1、图2和图3C，选择信号发生器20可执行与上面参照图1至图3A所述的操作相同的操作，并且因此生成具有“低”电平的第一检测信号sen1和第二检测信号sen2。在这种情况下，当第三信号C为“高”电平时，选择信号发生器20可保持具有“高”电平的第一选择信号SEN1和具有“低”电平的第二选择信号SEN2。也就是说，当反馈时钟信号FCLK的上升沿存在于第一分频时钟信号DCLK0的“高”电平的第三时段T3内时，选择信号发生器20可保持如图3A和图3B所示的具有“高”电平的第一选择信号SEN1和具有“低”电平的第二选择信号SEN2。
参照图1、图2和图3C，第一相位检测器22-2可响应于第一选择信号SEN1而被启用，并检测反馈时钟信号FCLK的下降沿和第一分频时钟信号DCLK0的下降沿之间的相位差pd1’，以生成第一相位差检测信号PD1。延迟控制单元24可响应于第一相位差检测信号PD1而对码值代码执行向下(或向上)计数操作。因此，可在时间点TR生成锁相到第一分频时钟信号DCLK0的反馈时钟信号FCLK。
图4A是用于描述根据本发明构思的一些示例实施例的选择信号发生器的操作的操作时序图。图4A是用于描述当在第一分频时钟信号DCLK0的下降沿之前的第三时间td内生成反馈时钟信号FCLK的上升沿时选择信号发生器20的操作的示意图。
参照图1、图2和图4A，分频器10可对输入时钟信号ICLK进行分频，以生成第一分频时钟信号DCLK0和第二分频时钟信号DCLK180。第一延迟器D1可将第一分频时钟信号DCLK0延迟第三时间td，以生成延迟时钟信号DDCLK0。第一触发器F/F1可响应于反馈时钟信号FCLK的上升沿锁存具有“高”电平的延迟时钟信号DDCLK0，以生成具有“高”电平的第一信号A和具有“低”电平的反相第一信号AB。第二延迟器D2可将反馈时钟信号FCLK延迟第三时间td，以生成延迟反馈时钟信号DFCLK。第二触发器F/F2可响应于延迟反馈时钟信号DFCLK锁存具有“低”电平的第一分频时钟信号DCLK0，以生成具有“低”电平的第二信号B和具有“高”电平的反相第二信号BB。第一AND电路(第一NAND门NA1和第一反相器I1)可对具有“低”电平的反相第一信号AB和具有“低”电平的第二信号B执行AND操作，以生成具有“低”电平的第一检测信号sen1。第二AND电路(第二NAND门NA2和第二反相器I2)可对具有“高”电平的第一信号A和具有“高”电平的反相第二信号BB执行AND操作，以生成具有“高”电平的第二检测信号sen2。第三触发器F/F3和第四触发器F/F4可响应于具有“高”电平的反馈时钟信号FCLK，锁存具有“高”电平的第一分频时钟信号DCLK0，并将第一分频时钟信号DCLK0延迟反馈时钟信号FCLK的一个时钟周期，以生成具有“高”电平的第三信号C。第一NOR门NR1可对具有“低”电平的第一检测信号sen1和具有“低”电平的第三信号C执行NOR操作，以生成具有“高”电平的第四信号D。第二NOR门NR2可对具有“高”电平的第二检测信号sen2和具有“高”电平的第四信号D执行NOR操作，以生成具有“低”电平的第一选择信号SEN1。第三反相器I3可将具有“低”电平的第一选择信号SEN1反相，以生成具有“高”电平的第二选择信号SEN2。也就是说，当第二检测信号SEN2具有“高”电平时，第一NOR门NR1、第二NOR门NR2和第三反相器I3可生成具有“低”电平的第一选择信号SEN1和具有“高”电平的第二选择信号SEN2。
参照图1、图2和图4A，选择器12可响应于第二选择信号SEN2而选择第二分频时钟信号DCLK180作为参考时钟信号RCLK。第二相位检测器22-4可响应于第二选择信号SEN2而被启用，并且检测反馈时钟信号FCLK的下降沿与第二分频时钟信号DCLK180的下降沿之间的相位差pd2，以生成第二相位差检测信号PD2。延迟控制单元24可响应于第二相位差检测信号PD2而对码值代码执行向上(或向下)计数操作。第一延迟单元14-2可根据码值代码延迟参考时钟信号RCLK，以生成第一时钟信号CLK1。第二延迟单元14-4可根据码值代码延迟第二分频时钟信号DLCK180，以生成第二时钟信号CLK2。时钟信号延迟路径单元16可延迟第一时钟信号CLK1，以生成锁相到输入时钟信号ICLK的输出时钟信号OCLK。时钟信号延迟复制单元18可延迟第二时钟信号CLK2，以在时间点TR生成锁相至第二分频时钟信号DCLK180的反馈时钟信号FCLK。
图4B是用于描述根据本发明构思的一些示例实施例的选择信号发生器的操作的操作时序图。图4B是用于描述当在第一分频时钟信号DCLK0的下降沿之后的第三时间td内生成反馈时钟信号FCLK的上升沿时选择信号发生器20的操作的示意图。
参照图1、图2和图4B，如上面参照图1、图2和图4A所述，选择信号发生器20可生成具有“低”电平的第一选择信号SEN1和具有“高”电平的第二选择信号SEN2。第二相位检测器22-4可响应于第二选择信号SEN2而被启用，并且检测第二分频时钟信号DCLK180的下降沿与反馈时钟信号FCLK的下降沿之间的相位差pd2’，以生成第二相位差检测信号PD2。延迟控制单元24可响应第二相位差检测信号PD2对码值代码执行向下(或向上)计数操作。此后，参照以上描述可容易地理解延迟锁相环电路100的操作。
参照图4A和图4B，当反馈时钟信号FCLK的上升沿存在于包括第一分频时钟信号DCLK0的下降沿之前和之后的第三时间td的第二时段T2内时，选择信号发生器20可去激活第一选择信号SEN1，并且激活第二选择信号SEN2。
图4C是用于描述根据本发明构思的一些示例实施例的选择信号发生器的操作的操作时序图。图4C是用于描述当在第一分频时钟信号DCLK0的“低”电平的第四时段T4内生成反馈时钟信号FCLK的上升沿时选择信号发生器20的操作的示意图。
参照图1、图2和图4C，选择信号发生器20可执行与上面参照图1、图2和图4A所述的操作相同的操作，并且生成具有“低”电平的第一检测信号sen1和第二检测信号sen2。在这种情况下，当第三信号C具有“低”电平时，选择信号发生器20可保持具有“低”电平的第一选择信号SEN1和具有“高”电平的第二选择信号SEN2。也就是说，当反馈时钟信号FCLK的上升沿存在于第一分频时钟信号DCLK0的“低”电平的第四时段T4内时，选择信号发生器20可保持如图4A和4B所示的具有“低”电平的第一选择信号SEN1和具有“高”电平的第二选择信号SEN2。
参照图1、图2和图4C，第二相位检测器22-4可响应于第二选择信号SEN2而被启用，并且检测反馈时钟信号FCLK的下降沿和第二分频时钟信号DCLK180的下降沿之间的相位差pd2”，以生成第二相位差检测信号PD2。延迟控制单元24可响应第二相位差检测信号PD2而对码值代码执行向下(或向上)计数操作。因此，可在时间点TR生成锁相到第二分频时钟信号DCLK180的反馈时钟信号FCLK。
与上面参照图4A至图4C所述的不同，当不使用第二分频时钟信号DCLK180而使用第一分频时钟信号DCLK0作为参考时钟信号RCLK时，可在时间点TR’生成锁相到第一分频时钟信号DCLK0的反馈时钟信号FCLK，与时间点TR相比，时间点TR’被延迟了输入时钟信号ICLK的一个时钟周期。也就是说，锁相到输入时钟信号ICLK的锁相时间可进一步延迟一个时钟周期，并且第一延迟单元14-2的延迟元(未示出)的数量可增加，以便进一步延迟输入时钟信号ICLK的一个时钟周期。
因此，根据本发明构思的一些示例实施例的延迟锁相环电路200可快速地执行延迟锁相操作，并且第一延迟电路14-2的延迟元的数量可不增加。
图5是示出根据本发明构思的一些示例实施例的延迟锁相环电路的配置的框图。延迟锁相环电路200还可在图1所示的延迟锁相环电路100中包括第二选择器12和第三延迟单元14-6，并且包括分频器10’和时钟信号延迟路径单元16’，而不是图1所示的延迟锁相环电路100的分频器10和时钟信号延迟路径单元16。在图5中，第一选择器12可与图1所示的选择器12相同，并且第一参考时钟信号RCLK可与图1所示的参考时钟信号RCLK相同。
参照上面的描述，可容易地理解图5所示的块/电路当中具有与图1所示的块/电路相同的附图标记的块/电路的功能，并且下面将描述附加或替换的块/电路的功能。
分频器10’可对输入时钟信号ICLK进行分频，以生成第三分频时钟信号DCLK90和第四分频时钟信号DCLK270以及第一分频时钟信号DCLK0和第二分频时钟信号DCLK180。第一分频时钟信号至第四分频时钟信号DCLK0、DCLK90、DCLK180和DCLK270中的每一个的频率可以是输入时钟信号ICLK的频率的1/2。第三分频时钟信号DCLK90可以是具有第四分频时钟信号DCLK270的反相相位(180度相位差)的时钟信号，并且与第一分频时钟信号DCLKO具有90度相位差。
第二选择器电路13可响应于第一选择信号SEN1而选择第三分频时钟信号DCLK90作为第二参考时钟信号RCLK’，并且响应于第二选择信号SEN2而选择第四分频时钟信号DCLK270作为第二参考时钟信号RCLK’。
第三延迟单元14-6可包括串联连接的第三延迟元(未图示)，并且可根据码值代码可变地延迟第二参考时钟信号RCLK’，以生成第三时钟信号CLK3。第三延迟元(未显示)的数量可与第一延迟元(未显示)或第二延迟元(未显示)的数量相同，并且第一延迟单元14-2、第二延迟单元14-4和第三延迟单元14-6可根据码值代码将第一参考时钟信号RCLK、第一分频时钟信号DCLK0和第二参考时钟信号RCLK’延迟相同的第一时间。
时钟信号延迟路径单元16’可接收第一时钟信号CLK1和第三时钟信号CLK3，以生成输出时钟信号OCLK。例如，时钟信号延迟路径单元16’可使用第一时钟信号CLK1和第三时钟信号CLK3生成具有与输入时钟信号ICLK相同的频率和相同的相位(0度相位差)的输出时钟信号OCLK。
当图5所示的延迟锁相环电路200的分频器10’被配置为生成第一分频时钟信号至第四分频时钟信号DCLK0、DCLK90、DCLK180和DCLK270时，第二选择器13与第三延迟单元14-6还可生成与第一时钟信号CLK1具有90度相位差的第三时钟信号CLK3，并且时钟信号延迟路径单元16’可将第一时钟信号CLK1的相位与第三时钟信号CLK3的相位混合，以生成具有与输入时钟信号ICLK相同的频率和相同的相位的输出时钟信号OCLK。
图6是示出根据本发明构思的一些示例实施例的延迟锁相环电路的配置的框图。延迟锁相环电路300还可在图1所示的延迟锁相环电路100中包括占空比校正器26、占空比检测器28和分相器30。
通过参照以上描述，可容易地理解图6所示的块/电路当中具有与图1所示的块/电路相同的附图标记的块/电路的功能，并且下面将描述附加的块/电路的功能。
占空比校正器26可响应于占空比检测信号dc将输入时钟信号ICLK的占空比校正为50％，以生成占空比校正时钟信号CCLK。
分相器30可对占空比校正时钟信号CCLK进行分相，以生成具有与占空比校正时钟信号CCLK相同的频率和相同的相位的第一分相时钟信号SCLK0，以及具有与占空比校正时钟信号CCLK相同的频率和相反的相位的第二分相时钟信号SCLK180。第一分相时钟信号SCLK0和第二分相时钟信号SCLK180可对应于图1所示的第一分频时钟信号DCLK0和第二分频时钟信号DCLK180。
占空比检测器28可使用第一分相时钟信号SCLK0和第二分相时钟信号SCLK180检测占空比，以生成占空比检测信号dc。例如，占空比检测器28可检测第一分相时钟信号SCLK0的“高”电平时段和第二分相时钟信号SCLK180的“高”电平时段之间的差，以生成占空比检测信号dc。
当输入时钟信号ICLK的占空比不是50％时，图6所示的延迟锁相环电路300可通过占空比校正器26、占空比检测器28和分相器30生成占空比为50％的第一分相时钟信号SCLK0和第二分相时钟信号SCLK180。此后，延迟锁相环电路300的操作可执行与上面参照图1至图4C所述的操作相同的操作。
图7A和图7B是示出根据本发明构思的一些示例实施例的半导体存储器装置的框图。半导体存储器装置500可包括初始化单元50、时钟信号输入缓冲器52、命令和地址发生器54、模式设置寄存器56、延迟锁相环58、延迟控制单元60、行解码器62、列解码器64、存储器单元阵列66、数据读取路径单元68、数据写入路径单元70、数据(DQ)输出缓冲器72、DQ输入缓冲器74、数据选通信号(DQS)发生器76、DQS输出缓冲器78和DQS输入缓冲器78。
下面将描述图7A和图7B中所示的块/电路的功能。
当在从外部源供应的外部电源电压(EV)达到目标电压电平之后施加来自该外部源的转变为“高”电平的复位信号Reset_n时，初始化单元50可生成初始化信号init。
时钟信号输入缓冲器52可缓冲外部时钟信号ECLK并将外部时钟信号ECLK延迟第四时间，以生成输入时钟信号ICLK。
命令和地址发生器54可响应于外部时钟信号ECLK对命令和地址CA进行解码，以生成模式设置命令MRS、激活命令ACT、读取命令RD和写入命令WR。此外，命令和地址发生器54可响应于模式设置命令MRS生成包括在命令和地址CA中的地址信号作为模式设置代码OPC，并且可响应于激活命令ACT生成包括在命令和地址CA中的地址信号作为行地址RADD，并且可响应于读取命令RD或写入命令WR生成包括在命令和地址CA中的地址信号作为列地址CADD。
模式设置寄存器56可响应于模式设置命令MRS存储模式设置代码OPC，以设置延迟锁相环启用信号DLL_EN、读取延迟RL和突发长度BL。模式设置寄存器56可接收模式设置代码OPC以激活延迟锁相环启用信号DLL_EN。
延迟锁相环58可响应于初始化信号init和延迟锁相环启用信号DLL_EN执行延迟锁相操作，以生成锁相到从外部源施加的输入时钟信号ICLK的反馈时钟信号FCLK。无论初始化信号init如何，只要生成延迟锁相环启用信号DLL_EN，延迟锁相环58就可执行延迟锁相操作。延迟锁相环58可具有除了以上参照图1、图5或图6所述的延迟锁相环电路100、200或300的时钟信号延迟路径单元16或16’之外的配置。
当第一选择信号SEN1被激活并且读取命令RD被施加时，延迟控制单元60可使用第一时钟信号CLK1生成延迟信号LA，其中，延迟信号LA在延迟了与读取延迟RL的值对应的时钟周期数之后被激活，并且在延迟了与读取延迟RL的值对应的时钟周期数+(加上)与突发长度BL的值对应的时钟周期数之后被去激活。另一方面，当第二选择信号SEN2被激活并且读取命令RD被施加时，延迟控制单元60可将延迟信号LA延迟外部时钟信号ECLK(输入时钟信号ICLK)的一个时钟周期。例如，在第二选择信号SEN2被激活并且读取命令RD被施加时，延迟控制单元60可使用第一时钟信号CLK1生成延迟信号LA，其中，延迟信号LA在延迟了与读取延迟RL的值对应的时钟周期数+(加上)外部时钟信号ECLK(输入时钟信号ICLK)的一个时钟周期之后被激活，并且在延迟了与读取延迟RL的值对应的时钟周期数+(加上)与突发长度BL的值对应的时钟周期数+(加上)外部时钟信号ECLK(输入时钟信号ICLK)的一个时钟周期之后被去激活。在这点上，参照图3A至图3C，当第一选择信号SEN1被激活时，可生成第一分频时钟信号DCLK0作为参考时钟信号RCLK，并且参照图4A至图4C，当第二选择信号SEN2被激活时，可生成第二分频时钟信号DCLK180作为参考时钟信号RCLK。因此，当第二选择信号SEN2被激活时生成的第一时钟信号CLK1可以是在输入时钟信号ICLK(外部时钟信号ECLK)的一个时钟周期之前生成的时钟信号。因此，当第二选择信号SEN2被激活时，与当第一选择信号SEN1被激活时相比，延迟控制单元60可将延迟信号LA延迟输入时钟信号ICLK(外部时钟信号ECLK0)的一个时钟周期。
行解码器62可对行地址RADD进行解码以生成多个字线选择信号wl。
列解码器64可对列地址CADD进行解码以生成多个列选择信号线csl。
存储器单元阵列66可包括连接在由多个字线选择信号wl选择的多条字线和由多个列选择信号csl选择的多条位线之间的多个存储器单元(未示出)，诸如易失性存储器单元和/或非易失性存储器单元。存储器单元阵列66可响应于读取命令RD从由多个字线选择信号wl和多个列选择信号csl选择的存储器单元输出数据，并且响应于写入命令WR将数据输入到由多个字线选择信号wl和多个列选择信号csl选择的存储器单元。
数据读取路径单元68可在延迟信号LA的激活时段期间响应于内部时钟信号clk锁存从存储器单元阵列66输出的数据，并且输出数据DO。
数据写入路径单元70可响应于输入数据选通信号dqs锁存数据DI，并将数据输出到存储器单元阵列66。
DQ输出缓冲器72可缓冲数据DO以生成数据DQ。
数据输入缓冲器74可缓冲从外部源接收的数据DQ以生成数据DI。
DQS发生器76可响应延迟信号LA使用第一时钟信号CLK1生成DQS时钟信号DQSCLK。当图1的延迟锁相环电路100被用作延迟锁相环58时，DQS发生器76还可使用第一时钟信号CLK1生成与第一时钟信号CLK1具有0度相位差的内部时钟信号CLK0和与第一时钟信号CLK1具有180度相位差的内部时钟信号CLK180。当图5的延迟锁相环电路200被用作延迟锁相环58时，DQS发生器76可使用第一时钟信号CLK1生成与第一时钟信号CLK1具有0度相位差的内部时钟信号clk0、与第一时钟信号CLK1具有90度相位差的内部时钟信号clk90、与第一时钟信号CLK1具有180度相位差的内部时钟信号clk180以及与第一时钟信号CLK1具有270度相位差的内部时钟信号clk270。当图6的延迟锁相环电路300被用作延迟锁相环58时，DQS发生器76可使用第一时钟信号CLK1生成具有与第一时钟信号CLK1(外部时钟信号ECLK)相同的频率的内部时钟信号CLK0。在图7B中，至少一个内部时钟信号由clk表示。
DQS输出缓冲器78可缓冲DQS时钟信号DQSCLK，以生成具有与外部时钟信号ECLK相同的频率和相同的相位的数据选通信号DQS。数据选通信号DQS可以是图1、图5或图6的输出时钟信号OCLK。DQS发生器76和DQS输出缓冲器78可对应于图1、图5或图6所示的时钟信号延迟路径单元16或16’。
例如，延迟锁相环58、DQS发生器76和DQS输出缓冲器78可构成图1、图5或图6所示的延迟锁相环电路100、200或300。图1、图5或图6所示的时钟信号延迟复制单元18可被配置为具有与第四时间+(加上)第二时间(DQS发生器76的延迟时间+(加上)DQS输出缓冲器78的延迟时间)+(加上)线延迟时间对应的延迟时间。线延迟时间可以是直到从延迟锁相环58输出的第一时钟信号CLK1被施加到DQS发生器76为止信号线的延迟时间。
DQS输入缓冲器80可缓冲从外部源接收的数据选通信号DQS，以生成输入数据选通信号dqs。
在上述示例实施例中，参考时钟信号RCLK的上升沿和反馈时钟信号FCLK的上升沿可分别是或对应于参考时钟信号RCLK的下降沿和反馈时钟信号FCLK的下降沿，并且参考时钟信号RCLK的下降沿和反馈时钟信号FCLK的下降沿可分别是或对应于参考时钟信号RCLK的上升沿和反馈时钟信号FCLK的上升沿。
因此，根据本发明构思的示例实施例的延迟锁相环电路可快速地生成锁相到输入时钟信号的输出时钟信号。因此，可改善延迟锁相环电路和具有该延迟锁相环电路的半导体存储器装置的操作。
如本文所使用的，诸如“块”、“单元”、“寄存器”和“电路”的术语，连同以“器”结尾的其它术语，可以是或包括电气组件，诸如但不限于：晶体管、电容器、电感器、电阻器、逻辑门、触发器等。诸如“块”、“单元”、“寄存器”和“电路”的术语，连同以“器”结尾的术语可包括：处理电子线路，诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或它们的组合。例如，处理电子线路更具体地可包括但不限于：中央处理单元(CPU)、运算逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管已经参照本公开的非限制性示例实施例具体示出和描述了本公开，但是对于本领域的普通技术人员显而易见的是，在不脱离本发明构思的精神和实质特征的情况下，可进行形式和细节上的各种改变。因此，上述实施例在所有方面都应被解释为说明性的而非限制性的。

Claims (20)

1.一种延迟锁相环电路，包括：
第一选择器电路，其被配置为响应于第一选择信号选择第一内部生成时钟信号作为第一参考时钟信号，并且响应于第二选择信号选择第二内部生成时钟信号作为所述第一参考时钟信号；
第一延迟电路，其被配置为根据码值将所述第一参考时钟信号延迟第一时间以生成第一时钟信号；
第二延迟电路，其被配置为根据所述码值将所述第一内部生成时钟信号延迟所述第一时间来生成第二时钟信号；
时钟信号延迟路径电路，其被配置为将所述第一时钟信号延迟第二时间以生成输出时钟信号；
时钟信号延迟复制电路，其被配置为将所述第二时钟信号延迟所述第二时间以生成反馈时钟信号；
选择信号发生器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于第一时段内来激活所述第一选择信号，并且响应于所述反馈时钟信号的第一沿存在于第二时段内来激活所述第二选择信号，所述第一时段包括在所述第一内部生成时钟信号的第一沿之前和之后的第三时间，所述第二时段包括在所述第一内部生成时钟信号的第二沿之前和之后的所述第三时间；以及
相位检测和延迟控制电路，其被配置为响应于所述第一选择信号被激活来检测所述反馈时钟信号和所述第一内部生成时钟信号之间的相位差以生成第一相位差检测信号，响应于所述第二选择信号被激活来检测所述反馈时钟信号和所述第二内部生成时钟信号之间的相位差以生成第二相位差检测信号，并且响应于所述第一相位差检测信号或所述第二相位差检测信号来改变所述码值。
2.如权利要求1所述的延迟锁相环电路，还包括：
分频器电路，其被配置为对输入时钟信号进行分频以生成第一分频时钟信号和第二分频时钟信号，所述第一分频时钟信号是所述第一内部生成时钟信号，所述第二分频时钟信号具有所述第一内部生成时钟信号的反相相位并且是所述第二内部生成时钟信号；
其中，所述选择信号发生器电路包括：
第一检测器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于所述第一时段内来激活第一检测信号；
第二检测器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于所述第二时段内来激活第二检测信号；以及
第三检测器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于所述第一时段内、或者存在于所述第一分频时钟信号的第一电平的除所述第一时段和所述第二时段之外的第三时段内来激活所述第一选择信号，并且响应于所述反馈时钟信号的第一沿存在于所述第二时段内、或者存在于所述第一分频时钟信号的第二电平的除所述第一时段和所述第二时段之外的第四时段内来激活所述第二选择信号。
3.如权利要求2所述的延迟锁相环电路，其中，所述分频器电路被配置为对所述输入时钟信号进行分频以进一步生成与所述第一分频时钟信号具有90度相位差的第三分频时钟信号，并且生成具有所述第三分频时钟信号的反相相位的第四分频时钟信号，并且
其中，所述延迟锁相环电路还包括：
第二选择器电路，其被配置为响应于所述第一选择信号生成所述第三分频时钟信号作为第二参考时钟信号，并且响应于所述第二选择信号生成所述第四分频时钟信号作为所述第二参考时钟信号；以及
第三延迟电路，其被配置为将所述第二参考时钟信号延迟所述第一时间以生成第三时钟信号。
4.如权利要求3所述的延迟锁相环电路，其中，所述输出时钟信号具有与所述输入时钟信号相同的频率和相同的相位，并且所述反馈时钟信号具有与所述第一分频时钟信号相同的频率。
5.如权利要求3所述的延迟锁相环电路，其中，所述第一检测器电路和所述第二检测器电路包括：
第一延迟器电路，其被配置为将所述第一分频时钟信号延迟所述第三时间以生成第一延迟时钟信号；
第一触发器，其被配置为响应于所述反馈时钟信号锁存所述第一延迟时钟信号以生成第一信号和反相第一信号；
第二延迟器电路，其被配置为将所述反馈时钟信号延迟所述第三时间以生成第二延迟时钟信号；以及
第二触发器，其被配置为响应于所述第二延迟时钟信号锁存所述第一分频时钟信号以生成第二信号和反相第二信号，
其中，所述第一检测器电路还包括：
第一与电路，其被配置为对所述反相第一信号和所述第二信号执行与操作以生成所述第一检测信号，并且
其中，所述第二检测器电路还包括：
第二与电路，其被配置为对所述第一信号和所述反相第二信号执行与操作以生成所述第二检测信号。
6.如权利要求5所述的延迟锁相环电路，其中，所述第三检测器电路包括：
第三触发器，其被配置为响应于所述反馈时钟信号锁存并输出所述第一分频时钟信号；
第四触发器，其被配置为响应于所述反馈时钟信号锁存所述第三触发器的输出信号以生成第三信号；
第一或非门，其被配置为对所述第一检测信号和所述第三信号执行或非操作以生成第四信号；
第二或非门，其被配置为对所述第二检测信号和所述第四信号执行或非操作以生成所述第一选择信号；以及
反相器，其被配置为将所述第一选择信号反相以生成所述第二选择信号。
7.如权利要求1所述的延迟锁相环电路，还包括：
占空比校正器电路，其被配置为响应于占空比检测信号来校正输入时钟信号的占空比，以生成占空比校正时钟信号；
分相器电路，其被配置为对所述占空比校正时钟信号进行分相，以生成第一分相时钟信号和第二分相时钟信号，其中，所述第一分相时钟信号是所述第一内部生成时钟信号，所述第二分相时钟信号是所述第二内部生成时钟信号；以及
占空比检测器电路，其被配置为使用所述第一分相时钟信号和所述第二分相时钟信号检测所述输入时钟信号的占空比，以生成所述占空比检测信号。
8.如权利要求7所述的延迟锁相环电路，其中，所述选择信号发生器电路包括：
第一检测器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于所述第一时段内来激活第一检测信号；
第二检测器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于所述第二时段内来激活第二检测信号；以及
第三检测器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于所述第一时段内、或者存在于所述第一分相时钟信号的第一电平的不包括所述第一时段和所述第二时段的第三时段内来激活所述第一选择信号，并且响应于所述反馈时钟信号的第一沿存在于所述第二时段内、或者存在于所述第一分相时钟信号的第二电平的不包括所述第一时段和所述第二时段的第四时段内来激活所述第二选择信号。
9.如权利要求8所述的延迟锁相环电路，其中，所述第一检测器电路和所述第二检测器电路包括：
第一延迟器电路，其被配置为将所述第一分相时钟信号延迟所述第三时间以生成第一延迟时钟信号；
第一触发器，其被配置为响应于所述反馈时钟信号锁存所述第一延迟时钟信号以生成第一信号和反相第一信号；
第二延迟器电路，其被配置为将所述反馈时钟信号延迟所述第三时间以生成第二延迟时钟信号；以及
第二触发器，其被配置为响应于所述第二延迟时钟信号锁存所述第一分相时钟信号以生成第二信号和反相第二信号，
其中，所述第一检测器电路还包括：
第一与电路，其被配置为对所述反相第一信号和所述第二信号执行与操作以生成所述第一检测信号，以及
其中，所述第二检测器电路还包括：
第二与电路，其被配置为对所述第一信号和所述反相第二信号执行与操作以生成所述第二检测信号。
10.如权利要求9所述的延迟锁相环电路，其中，所述第三检测器电路包括：
第三触发器，其被配置为响应于所述反馈时钟信号锁存并输出所述第一分相时钟信号；
第四触发器，其被配置为响应于所述反馈时钟信号锁存所述第三触发器的输出信号以生成第三信号；
第一或非门，其被配置为对所述第一检测信号和所述第三信号执行或非操作以生成第四信号；
第二或非门，其被配置为对所述第二检测信号和所述第四信号执行或非操作以生成所述第一选择信号；以及
反相器，其被配置为将所述第一选择信号反相以生成所述第二选择信号。
11.一种延迟锁相环电路，包括：
分频器电路，其被配置为对输入时钟信号进行分频以生成第一分频时钟信号，生成具有所述第一分频时钟信号的反相相位的第二分频时钟信号，生成与所述第一分频时钟信号具有90度相位差的第三分频时钟信号，并且生成具有所述第三分频时钟信号的反相相位的第四分频时钟信号；
第一选择器电路，其被配置为响应于第一选择信号来选择所述第一分频时钟信号作为第一参考时钟信号，并且响应于第二选择信号来选择所述第二分频时钟信号作为所述第一参考时钟信号；
第二选择器电路，其被配置为响应于所述第一选择信号来选择所述第三分频时钟信号作为第二参考时钟信号，并且响应于所述第二选择信号来选择所述第四分频时钟信号作为所述第二参考时钟信号；
第一延迟电路，其被配置为根据码值将所述第一参考时钟信号延迟第一时间以生成第一时钟信号；
第二延迟电路，其被配置为根据所述码值将所述第一分频时钟信号延迟所述第一时间以生成第二时钟信号；
第三延迟电路，其被配置为根据所述码值将所述第二参考时钟信号延迟所述第一时间以生成第三时钟信号；
时钟信号延迟路径电路，其被配置为将所述第一时钟信号和所述第三时钟信号延迟第二时间以生成输出时钟信号；
时钟信号延迟复制电路，其被配置为将所述第二时钟信号延迟所述第二时间以生成反馈时钟信号；
选择信号发生器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于第一时段内来激活所述第一选择信号，并且响应于所述反馈时钟信号的第一沿存在于第二时段内来激活所述第二选择信号，所述第一时段包括在所述第一分频时钟信号的第一沿之前和之后的第三时间，所述第二时段包括在所述第一分频时钟信号的第二沿之前和之后的所述第三时间；
第一相位检测器电路，其被配置为响应于所述第一选择信号被激活，检测所述第一分频时钟信号和所述反馈时钟信号之间的相位差，以生成第一相位差检测信号；
第二相位检测器电路，其被配置为响应于所述第二选择信号被激活，检测所述第二分频时钟信号和所述反馈时钟信号之间的相位差，以生成第二相位差检测信号；以及
延迟控制电路，其被配置为响应于所述第一相位差检测信号或所述第二相位差检测信号来改变所述码值。
12.如权利要求11所述的延迟锁相环电路，其中，所述第一选择信号发生器电路包括：
第一检测器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于所述第一时段内来激活第一检测信号；
第二检测器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于所述第二时段内来激活第二检测信号；以及
第三检测器电路，其被配置为响应于所述反馈时钟的第一沿存在于所述第一时段内、或者存在于所述第一分频时钟信号的第一电平的除所述第一时段和所述第二时段之外的第三时段内来激活所述第一选择信号，并且响应于所述反馈时钟信号的第一沿存在于所述第二时段内、或者存在于所述第一分频时钟信号的第二电平的除所述第一时段和所述第二时段之外的第四时段内来激活所述第二选择信号。
13.一种半导体存储器装置，包括：
时钟信号输入缓冲器电路，其被配置为缓冲外部时钟信号并将所述外部时钟信号延迟第四时间以生成输入时钟信号；
延迟锁相环电路，其被配置为：(a)响应于第一选择信号，通过根据码值将第一内部生成时钟信号延迟第一时间来生成第一时钟信号，并且响应于第二选择信号，通过根据所述码值将第二内部生成时钟信号延迟所述第一时间来生成所述第一时钟信号，所述第一内部生成时钟信号通过将所述输入时钟信号分频或分相来获得，所述第二内部生成时钟信号通过将所述输入时钟信号分频或分相来获得，(b)通过将所述第一内部生成时钟信号延迟第二时间来生成数据选通信号，(c)通过根据所述码值将所述第一内部生成时钟信号延迟所述第一时间来生成第二时钟信号，以及(d)通过将所述第二时钟信号延迟与所述第四时间加上所述第二时间对应的量，来生成锁相到所述第一内部生成时钟信号的反馈时钟信号；
行解码器电路，其被配置为解码行地址以生成多个字线选择信号；
列解码器电路，其被配置为解码列地址以生成多个列选择信号；
存储器单元阵列，其包括多个存储器单元，并且被配置为输出存储在通过所述多个字线选择信号和所述多个列选择信号从所述多个存储器单元中选择的存储器单元中的数据；
数据读取路径电路，其被配置为响应于读取命令和延迟信号输入从所述存储器单元阵列输出的数据，并且响应于所述第一时钟信号生成所述数据；以及
数据输出缓冲器电路，其被配置为缓冲所述数据以将缓冲的数据输出到外部。
14.如权利要求13所述的半导体存储器装置，其中，所述延迟锁相环电路包括：
第一选择器电路，其被配置为响应于所述第一选择信号来选择所述第一内部生成时钟信号作为第一参考时钟信号，并且响应于所述第二选择信号来选择所述第二内部生成时钟信号作为所述第一参考时钟信号；
第一延迟电路，其被配置为根据所述码值将所述第一参考时钟信号延迟所述第一时间以生成所述第一时钟信号；
第二延迟电路，其被配置为根据所述码值将所述第一内部生成时钟信号延迟所述第一时间以生成所述第二时钟信号；
时钟信号延迟路径电路，其被配置为使用所述第一时钟信号生成数据选通时钟信号作为所述数据选通信号，并将所述第一时钟信号延迟所述第二时间以生成所述数据选通信号；
时钟信号延迟复制电路，其被配置为将所述第二时钟信号延迟与所述第四时间加上所述第二时间对应的量，以生成所述反馈时钟信号；
选择信号发生器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于第一时段内来激活所述第一选择信号，并且响应于所述反馈时钟信号的第一沿存在于第二时段内来激活所述第二选择信号，所述第一时段包括在所述第一内部生成时钟信号的第一沿之前和之后的第三时间，所述第二时段包括在所述第一内部生成的时钟信号的第二沿之前和之后的所述第三时间；以及
相位检测和延迟控制电路，其被配置为响应于所述第一选择信号被激活来检测所述第一内部生成时钟信号和所述反馈时钟信号之间的相位差以生成第一相位差检测信号，响应于所述第二选择信号被激活来检测所述第二内部生成时钟信号和所述反馈时钟信号之间的相位差以生成第二相位差检测信号，并且响应于所述第一相位差检测信号或所述第二相位差检测信号来改变所述码值。
15.如权利要求14所述的半导体存储器装置，还包括：
模式设置寄存器电路，其被配置为响应于模式设置命令来输入从外部应用的模式设置代码，以设置读取延迟和突发长度；以及
延迟控制电路，其被配置为响应于所述读取命令和所述第一选择信号被激活，使用所述第一时钟信号、所述读取延迟和所述突发长度来生成所述延迟信号，并且响应于所述读取命令和所述第二选择信号被激活，将所述延迟信号延迟所述输入时钟信号的一个时钟周期来生成所述延迟信号。
16.如权利要求15所述的半导体存储器装置，其中，所述延迟锁相环电路还包括：
分频器电路，其被配置为对所述输入时钟信号进行分频，以生成所述第一分频时钟信号和所述第二分频时钟信号，所述第一分频时钟信号是所述第一内部生成时钟信号，所述第二分频时钟信号具有所述第一分频时钟信号的反相相位并且是所述第二内部生成时钟信号，
其中，所述选择信号发生器电路包括：
第一检测器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于所述第一时段内来激活第一检测信号；
第二检测器电路，其被配置为响应于所述反馈时钟信号的第二沿存在于所述第二时段内来激活第二检测信号；以及
第三检测器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于所述第一时段内、或者存在于所述第一分频时钟信号的第一电平的除所述第一时段和所述第二时段之外的第三时段内来激活所述第一选择信号，并且响应于所述反馈时钟信号的第一沿存在于所述第二时段内、或者存在于所述第一分频时钟信号的第二电平的除所述第一时段和所述第二时段之外的第四时段内来激活所述第二选择信号。
17.如权利要求16所述的半导体存储器装置，其中，所述分频器电路被配置为对所述输入时钟信号进行分频以进一步生成与所述第一分频时钟信号具有90度相位差的第三分频时钟信号，并且生成具有所述第三分频时钟信号的反相相位的第四分频时钟信号，并且
其中，所述延迟锁相环电路还包括：
第二选择器电路，其被配置为响应于所述第一选择信号来选择所述第三分频时钟信号作为第二参考时钟信号，并且响应于所述第二选择信号来选择所述第四分频时钟信号作为所述第二参考时钟信号；以及
第三延迟电路，其被配置为将所述第二参考时钟信号延迟所述第一时间以生成第三时钟信号。
18.如权利要求17所述的半导体存储器装置，其中，所述第一检测器电路和所述第二检测器电路包括：
第一延迟器电路，其被配置为将所述第一分频时钟信号延迟所述第三时间以生成第一延迟时钟信号；
第一触发器，其被配置为响应于所述反馈时钟信号锁存所述第一延迟时钟信号以生成第一信号和反相第一信号；
第二延迟器电路，其被配置为将所述反馈时钟信号延迟所述第三时间以生成第二延迟时钟信号；以及
第二触发器，其被配置为响应于所述第二延迟时钟信号锁存所述第一分频时钟信号以生成第二信号和反相第二信号，
其中，所述第一检测器电路还包括：
第一与电路，其被配置为对所述反相第一信号和所述第二信号执行与操作以生成所述第一检测信号，
其中，所述第二检测器电路还包括：
第二与电路，其被配置为对所述第一信号和所述反相第二信号执行与操作以生成所述第二检测信号，并且
其中，所述第三检测器电路包括：
第三触发器，其被配置为响应于所述反馈时钟信号锁存并输出所述第一分频时钟信号；
第四触发器，其被配置为响应于所述反馈时钟信号锁存所述第三触发器的输出信号以生成第三信号；
第一或非门，其被配置为对所述第一检测信号和所述第三信号执行或非操作以生成第四信号；
第二或非门，其被配置为对所述第二检测信号和所述第四信号执行或非操作以生成所述第一选择信号；以及
反相器，其被配置为将所述第一选择信号反相以生成所述第二选择信号。
19.如权利要求15所述的半导体存储器装置，其中，所述延迟锁相环电路包括：
占空比校正器电路，其被配置为响应于占空比检测信号来校正输入时钟信号的占空比，以生成占空比校正时钟信号；
分相器电路，其被配置为对所述占空比校正时钟信号进行分相，以生成第一分相时钟信号和第二分相时钟信号，其中，所述第一分相时钟信号是所述第一内部生成时钟信号，所述第二分相时钟信号是所述第二内部生成时钟信号；以及
占空比检测器电路，其被配置为使用所述第一分相时钟信号和所述第二分相时钟信号检测所述输入时钟信号的占空比，以生成所述占空比检测信号。
20.如权利要求19所述的半导体存储器装置，其中，所述选择信号发生器电路包括：
第一检测器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于所述第一时段内来激活第一检测信号；
第二检测器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于所述第二时段内来激活第二检测信号；以及
第三检测器电路，其被配置为响应于所述反馈时钟信号的第一沿存在于所述第一时段内、或者存在于所述第一分相时钟信号的第一电平的除所述第一时段和所述第二时段之外的第三时段内来激活所述第一选择信号，并且响应于所述反馈时钟信号的第一沿存在于所述第二时段内、或者存在于所述第一分相时钟信号的第二电平的除所述第一时段和所述第二时段之外的第四时段内来激活所述第二选择信号。
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SE01 Entry into force of request for substantive examination
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