CN116192127A - 一种单延迟线高频锁相环及其存储器 - Google Patents

一种单延迟线高频锁相环及其存储器 Download PDF

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CN116192127A CN202310062984.5A CN202310062984A CN116192127A CN 116192127 A CN116192127 A CN 116192127A CN 202310062984 A CN202310062984 A CN 202310062984A CN 116192127 A CN116192127 A CN 116192127A
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Abstract

本发明提供的单延迟线高频锁相环，包括：预处理模块，配置为接收初始时钟信号并进行二分频处理，输出第一分频时钟信号；受控可调延迟电路，基于控制码对第一分频时钟信号进行延迟，以提供输出分频时钟信号；相位差检测电路，配置为接收内部反馈时钟信号与初始时钟信号，将内部反馈时钟信号一个时钟周期内的上升沿和下降沿分别与初始时钟信号相邻两个时钟周期的上升沿进行相位差检测；控制电路，配置为接收相位差，向受控可调延迟电路提供所述控制码。通过预处理模块对初始时钟信号的分频，再对分频后的分频时钟信号进行鉴相，可有效避免在初始时钟信号频率过高对输出时钟的影响，从而使得该高频锁相环能够在更高频率范围内工作。

Description

一种单延迟线高频锁相环及其存储器
技术领域
本发明涉及半导体存储器技术领域，特别是涉及一种单延迟线高频锁相环。
背景技术
DRAM(动态随机存取存储器)和CPU(外部控制芯片/芯片集)是通过时钟信号来准确完成指令和数据的传输的。DLL(delay locked loop)电路，也称延迟锁相环，是一种被普遍用于调整DRAM输出时钟信号，使输出时钟信号与外部输入时钟信号相位对齐，保证指令和数据传输的准确性。
如图1中所示，在读操作时，DRAM需要提供输出时钟信号dqs，当dqs和外部输入时钟信号input clk相位相同时，CPU能够准确抓取到DRAM中的数据。
现有技术中，当外部输入时钟信号input clk传输至DRAM中的内部控制器并经内部控制器传输时，由于其中的线路负载、逻辑电路及其他块使得经传输的内部时钟信号相位出现延迟。若不使用DLL电路来进行调整，DRAM最终提供的输出时钟信号dqs和外部输入时钟信号input clk之间是存在相位差的。因此，为了同步该内部时钟信号与外部输入时钟信号input clk，使用DLL电路补偿该相位差，从而调整DRAM的输出时钟信号dqs与外部输入时钟信号input clk的相位对齐。
但随着科技的发展，对芯片的读取速度要求越来越高，外部输入时钟信号的频率不断升高，以频率不低于1.6GHz为例，这种高频信号脉冲宽度很窄，因而输入信号的失真、PTV(工艺/电压/温度)的变化以及噪声等均更容易造成输出时钟信号dqs的缺失。
因此，有必要提供一种更能适应高频率工作环境的延迟锁相环，以适应芯片的发展速度。
发明内容
有鉴于此，本发明提供一种单线延迟高频锁相环，可有效避免外部输入时钟信号缺失或脉冲宽度过窄对输出时钟信号的影响，从而使该锁相环能够在更高频率范围内工作。
本发明的其他目的和优点可以从本发明所揭露的技术特征中得到进一步的了解。
为达上述之一或部分或全部目的或其他目的，本发明一实施例所提供的单延迟线高频锁相环，包括：预处理模块，配置为接收初始时钟信号，对所述初始时钟信号进行二分频处理，并输出第一分频时钟信号；受控可调延迟电路，配置为接收所述第一分频时钟信号，并基于控制码对所述第一分频时钟信号进行延迟，以提供输出分频时钟信号；固定延迟线，配置为基于预定量的延迟时间对所述输出分频时钟信号进行延迟，以产生内部反馈时钟信号；相位差检测电路，配置为接收所述内部反馈时钟信号与所述初始时钟信号，将所述内部反馈时钟信号一个时钟周期内的上升沿和下降沿分别与所述初始时钟信号相邻两个时钟周期的上升沿进行相位差检测，并输出对应的超前或滞后反馈信号，分别记为第一反馈信号和第二反馈信号；控制电路，配置为接收所述第一反馈信号和所述第二反馈信号，基于所述第一反馈信号和所述第二反馈信号，向所述受控可调延迟电路提供所述控制码。该技术方案的有益效果在于，通过预处理模块对初始时钟信号的分频，再对分频后的分频时钟信号进行鉴相，可有效避免在初始时钟信号频率过高对输出时钟的影响，从而使得该高频锁相环能够在更高频率范围内工作。
所述受控可调延迟电路包括依次连接的第一可调延迟电路和第二可调延迟电路；其中，所述第一可调延迟电路和所述第二可调延迟电路配置为：基于所述控制码，分别对所述第一分频时钟信号一个时钟周期内的上升沿和下降沿进行延迟，使所述输出分频时钟信号一个时钟周期内的上升沿和下降沿与所述初始时钟信号相邻两个时钟周期的上升沿对齐。该技术方案的有益效果在于，输出分频时钟信号一个时钟周期内的上升沿和下降沿可以确定一个时钟周期，即，通过使输出分频时钟信号一个时钟周期内的上升沿和下降沿与初始时钟信号相邻两个时钟周期的上升沿对齐，同样可以保证一个时钟周期时间的准确性；本方案中，在使输出分频时钟信号的上升沿经延迟后与初始时钟信号对齐的基础上，进一步保证下降沿也与初始时钟信号对齐，使得确定的时钟周期更加精确，并可在后续倍频时更好地改善抖动性能。
所述第一可调延迟电路包括粗调延迟线和精调延迟线；所述粗调延迟线提供一粗调相位差信号，所述精调延迟线对所述粗调相位差信号进行等分，并响应于所述控制码延迟相应的等分数。
对所述粗调相位差信号进行等分的等分数由延迟精度决定。
所述第二可调延迟电路为细调延迟电路。该技术方案的有益效果在于，由于输出分频时钟信号的下降沿与初始时钟信号上升沿的失配幅度较小，因此只需引入细调延迟即可，电路简化、节约资源。
优选的，所述细调延迟电路由偶数个反相器组成，所述偶数个反相器中至少有一个可调反相器。
所述相位差检测电路包括第一鉴相器和第二鉴相器，所述第一鉴相器和所述第二鉴相器均接收所述内部反馈时钟信号和所述初始时钟信号，并分别输出所述第一反馈信号和所述第二反馈信号。
所述控制电路包括第一控制电路和第二控制电路，分别接收所述第一反馈信号和所述第二反馈信号，以产生用于控制所述受控可调延迟电路的所述控制码。
所述预处理模块包括：接收单元，配置为接收所述初始时钟信号，输出待处理时钟信号；所述待处理时钟信号的时钟周期与所述初始时钟信号的时钟周期相同；二分频器，配置为接收所述待处理时钟信号，对所述待处理时钟信号进行二分频处理，输出所述第一分频时钟信号。
为达上述之一或部分或全部目的或其他目的，本发明另一实施例还提供一种单延迟线高频锁相环，包括：预处理模块，配置为接收初始时钟信号，对所述初始时钟信号进行二分频处理，并输出第一分频时钟信号；可调延迟电路，配置为接收所述第一分频时钟信号，并基于控制码对所述第一分频时钟信号进行延迟，以提供中间时钟信号；占空比校准模块，配置为接收所述中间时钟信号，并调整所述中间时钟信号的占空比，以提供输出分频时钟信号；固定延迟线，配置为基于预定量的延迟时间对所述输出分频时钟信号进行延迟，以产生内部反馈时钟信号；相位差检测电路，配置为接收所述内部反馈时钟信号与所述初始时钟信号，将所述内部反馈时钟信号的上升沿与所述初始时钟信号的上升沿进行相位差检测，并输出对应的超前或滞后反馈信号；控制电路，配置为接收所述反馈信号，基于所述反馈信号，向所述可调延迟电路提供所述控制码。该技术方案的有益效果在于，通过预处理模块对初始时钟信号的分频，再对分频后的分频时钟信号进行处理，可有效避免在初始时钟信号频率过高对输出时钟的影响，从而使得该高频锁相环能够在更高频率范围内工作；且，在输出分频时钟信号的上升沿与初始时钟信号上升沿对齐的前提下，通过引入占空比校准模块，可以调节输出分频时钟信号的占空比，使其保持为50％，也能保证输出分频时钟信号同一个时钟周期的下降沿与初始时钟信号相邻上升沿对齐，同样可以保证输出分频时钟信号一个时钟周期内的上升沿与下降沿确定的时间间隔等于初始时钟信号一个时钟周期的时间间隔。
所述占空比校准模块包括：占空比调整单元，包括偶数个反相器，所述偶数个反相器中至少有一个可调反相器，配置为基于控制信号，对所述中间时钟信号的下降沿进行调整，以使得最终输出的所述输出分频时钟信号的占空比保持为50％；占空比检测单元，配置为检测并输出所述中间时钟信号的占空比比例；占空比控制单元，配置为接收所述占空比比例，并生成相应的所述控制信号。
为达上述之一或部分或全部目的或其他目的，本发明另一实施例还提供一种存储器，包括上述任一项所述的单延迟线高频锁相环、以及倍频电路，所述倍频电路配置为对所述分频时钟信号倍频，以产生与所述初始时钟信号同相位的最终输出始终信号。
本发明的有益效果在于，通过对初始时钟信号进行前置分频，使延迟锁相环能够在更高频率范围内工作，可有效避免初始时钟缺失或者脉冲宽度过窄等对输出信号的影响；通过对分频时钟的上升沿和下降沿的同时鉴相延迟，保证一个时钟周期时间间隔的精确性，在后续倍频时有效改善抖动性能。
为了使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。
附图说明
为了更清楚地说明本发明具体实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为常规延迟锁相环的工作原理图。
图2为初始时钟信号经二分频后的时钟周期图。
图3为本发明单延迟线高频锁相环的一实施例的结构关系图。
图4为本发明单延迟线高频锁相环的另一实施例的结构关系图。
具体实施方式
下面将对本发明具体实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图2示出了初始时钟信号clk经二分频后的时钟周期图。如图2中所示，初始时钟信号clk经二分频后生成差分的clk_even和clk_odd，clk_even和clk_odd相邻上升沿可确定一个时钟周期，同样的，clk_even相邻上升沿和下降沿亦可确定一个时钟周期，因此，单延迟线高频锁相环就是基于单个分频时钟clk_even相邻上升沿和下降沿可确定一个时钟周期设计的。
实施例一
图3为本实施例中的单延迟线高频锁相环的结构关系图。如图3中所示，本实施例的单延迟线高频锁相环包括：预处理模块，配置为接收初始时钟信号clk，对所述初始时钟信号clk进行二分频处理，并输出第一分频时钟信号clk_div；受控可调延迟电路，配置为接收第一分频时钟信号clk_div，并基于控制码对第一分频时钟信号clk_div进行延迟，以提供输出分频时钟信号dclk；固定延迟线feedback，配置为基于预定量的延迟时间对输出分频时钟信号dclk进行延迟，以产生内部反馈时钟信号fbdclk，此处，预定量的延迟时间主要是用来复制逻辑电路中的真实延迟，包括复制后续的OCD和数据通道的延迟；相位差检测电路，配置为接收内部反馈时钟信号fbdclk、初始时钟信号clk以及初始时钟信号clk的差分信号，将内部反馈时钟信号fbdclk一个时钟周期内的上升沿和下降沿分别与初始时钟信号clk相邻两个时钟周期的上升沿进行相位差检测，并输出对应的超前或滞后反馈信号，即，输出内部反馈时钟信号fbdclk一个时钟周期内的上升沿相对于初始时钟信号clk单个时钟周期的上升沿是延迟还是超前的反馈信号、以及fbdclk同一个时钟周期内的下降沿相对于初始时钟信号clk下一个时钟周期的上升沿是延迟还是超前的反馈信号，分别记为第一反馈信号和第二反馈信号；控制电路，配置为接收第一反馈信号和第二反馈信号，并基于第一反馈信号和第二反馈信号向受控可调延迟电路提供控制码。
具体的，本实施例的预处理模块包括接收单元RCV和二分频器，接收单元RCV配置为接收所述初始时钟信号clk，并输出待处理时钟信号，该待处理时钟信号的时钟周期与初始时钟信号clk的时钟周期相同；二分频器配置为接收该待处理时钟信号，并对该待处理时钟信号进行二分频处理，即clk50％，得到第一分频时钟信号clk_div。
受控可调延迟电路包括依次连接的第一可调延迟电路DLY_R和第二可调延迟电路DLY_F。其中，第一可调延迟电路DLY_R和第二可调延迟电路DLY_F配置为：基于控制码，分别对第一分频时钟信号clk_div一个时钟周期内的上升沿和下降沿进行延迟，使输出分频时钟信号dclk一个时钟周期内的上升沿和下降沿与初始时钟信号clk相邻两个时钟周期的上升沿对齐，则输出分频时钟信号dclk一个时钟周期内的上升沿和下降沿之间的时间间隔即为初始时钟信号clk一个时钟周期的时间间隔。
具体的，本实施例的第一可调延迟电路DLY_R包括传统的粗调延迟线和精调延迟线，粗调延迟线例如可以包括两个粗调延迟支路，两个粗调延迟支路可以由多个延迟单元组成，通过开启不同数目的延迟单元，以生成具有相位差的第一和第二粗调延迟时钟，使得粗调延迟线能够提供一个粗调相位差信号，即第一和第二粗调延迟时钟的相位差；精调延迟线对该粗调相位差信号进行等分，等分的等分数由延迟精度决定，份数越多，精调延迟的单次延时就越小，精度就越高。等分后，响应于控制码延迟相应的等分数，即第一延迟电路DLY_R输出的中间时钟信号为第一粗调延迟时钟加上几份精调延时时间，通过第一可调延迟电路DLY_R的延迟，使得最终的输出分频时钟信号dclk的上升沿与初始时钟信号clk的上升沿对齐。
第二可调延迟电路DLY_F为细调延迟电路，由偶数个反相器组成，该偶数个反相器中有部分为可调反相器，其相应于控制码可以调整经第一可调延迟电路DLY_R输出的中间时钟的下降沿，使得其同一个时钟周期内的下降沿与初始时钟信号clk相邻的另一个上升沿对齐，即可保证clk_div经过DLY_R和DLY_F延迟后输出的dclk信号相邻上升沿与下降沿之间时间间隔均为初始时钟信号clk一个时钟周期的时间间隔，即频率为初始时钟信号clk的1/2。
相位差检测电路包括第一鉴相器PD_R和第二鉴相器PD_F，两个鉴相器均接收内部反馈时钟信号fbdclk、初始时钟信号clk、以及初始时钟信号clk的差分信号，并将内部反馈时钟信号fbdclk一个时钟周期内的上升沿和下降沿、分别与初始时钟信号clk相邻两个时钟周期内的上升沿进行相位差检测，得到并输出对应的超前或滞后反馈信号，即为第一反馈信号和第二反馈信号。
控制电路包括第一控制电路CTRL_R和第二控制电路CTRL_F，分别接收第一反馈信号和第二反馈信号，以产生用于控制受控可调延迟电路的控制码，以分别控制DLY_R和DLY_F进行延迟。
本实施例还提供一种存储器，包括上述单延迟线高频锁相环以及倍频电路，该倍频电路对上述输出分频时钟信号dclk倍频，以产生与初始时钟信号clk同相位的最终输出始终信号。
实施例二
图4为本发明另一实施例的单延迟线高频锁相环的结构关系图。如图4中所示，本实施例的单延迟线高频锁相环包括：预处理模块，配置为接收初始时钟信号clk，对初始时钟信号clk进行二分频处理，并输出第一分频时钟信号clk_div；可调延迟电路DLY，配置为接收第一分频时钟信号clk_div，并基于控制码对第一分频时钟信号clk_div进行延迟，以提供中间时钟信号clk_1；占空比校准模块，配置为接收中间时钟信号clk_1，并调整中间时钟信号clk_1的占空比，以提供输出分频时钟信号dclk；固定延迟线feedback，配置为基于预定量的延迟时间对输出分频时钟信号dclk进行延迟，以产生内部反馈时钟信号fbdclk；相位差检测电路PD_R，配置为接收内部反馈时钟信号fbdclk与初始时钟信号clk、以及初始时钟信号clk的差分时钟，将内部反馈时钟信号fbdclk的上升沿与初始时钟信号clk的上升沿进行相位差检测，并输出对应的超前或滞后反馈信号；控制电路CTRL_R，配置为接收该反馈信号，基于该反馈信号，向可调延迟电路提供控制码。
其中，预处理模块包括接收单元RCV和二分频器，接收单元RCV配置为接收所述初始时钟信号clk，二分频器进行二分频处理，即clk50％，得到第一分频时钟信号clk_div。可调延迟电路DLY与实施例一中的第一可调延迟电路DLY_R结构相同，固定延迟线feedback与实施例一相同，相位差检测电路PD_R和控制电路CTRL_R分别与实施例一中的第一鉴相器和第一控制电路相同，在此均不再赘述。
占空比校准模块包括：占空比调整单元，其包括偶数个反相器，偶数个反相器中至少有一个可调反相器，其被配置为基于控制信号，对中间时钟信号clk_1的下降沿进行调整，以使得最终输出的输出分频时钟信号dclk的占空比保持为50％；占空比检测单元，配置为检测并输出中间时钟信号clk_1的占空比比例；占空比控制单元CTRL2，配置为接收上述检测到的占空比比例，并生成相应的控制信号，以调节反相器的延迟时间，实现占空比调节。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下，可作若干的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。

Claims (13)

1.一种单延迟线高频锁相环，其特征在于，包括：
预处理模块，配置为接收初始时钟信号，对所述初始时钟信号进行二分频处理，并输出第一分频时钟信号；
受控可调延迟电路，配置为接收所述第一分频时钟信号，并基于控制码对所述第一分频时钟信号进行延迟，以提供输出分频时钟信号；
固定延迟线，配置为基于预定量的延迟时间对所述输出分频时钟信号进行延迟，以产生内部反馈时钟信号；
相位差检测电路，配置为接收所述内部反馈时钟信号与所述初始时钟信号，将所述内部反馈时钟信号一个时钟周期内的上升沿和下降沿分别与所述初始时钟信号相邻两个时钟周期的上升沿进行相位差检测，并输出对应的超前或滞后反馈信号，分别记为第一反馈信号和第二反馈信号；
控制电路，配置为接收所述第一反馈信号和所述第二反馈信号，基于所述第一反馈信号和所述第二反馈信号，向所述受控可调延迟电路提供所述控制码。
2.根据权利要求2所述的单延迟线高频锁相环，其特征在于，所述受控可调延迟电路包括依次连接的第一可调延迟电路和第二可调延迟电路；其中，
所述第一可调延迟电路和所述第二可调延迟电路配置为：基于所述控制码，分别对所述第一分频时钟信号一个时钟周期内的上升沿和下降沿进行延迟，使所述输出分频时钟信号一个时钟周期内的上升沿和下降沿与所述初始时钟信号相邻两个时钟周期的上升沿对齐。
3.根据权利要求2所述的单延迟线高频锁相环，其特征在于，所述第一可调延迟电路包括粗调延迟线和精调延迟线；所述粗调延迟线提供一粗调相位差信号，所述精调延迟线对所述粗调相位差信号进行等分，并响应于所述控制码延迟相应的等分数。
4.根据权利要求3所述的单延迟线高频锁相环，其特征在于，对所述粗调相位差信号进行等分的等分数由延迟精度决定。
5.根据权利要求2所述的单延迟线高频锁相环，其特征在于，所述第二可调延迟电路为细调延迟电路。
6.根据权利要求5所述的单延迟线高频锁相环，其特征在于，所述细调延迟电路由偶数个反相器组成，所述偶数个反相器中至少有一个可调反相器。
7.根据权利要求1所述的单延迟线高频锁相环，其特征在于，所述相位差检测电路包括第一鉴相器和第二鉴相器，所述第一鉴相器和所述第二鉴相器均接收所述内部反馈时钟信号和所述初始时钟信号，并分别输出所述第一反馈信号和所述第二反馈信号。
8.根据权利要求7所述的单延迟线高频锁相环，其特征在于，所述控制电路包括第一控制电路和第二控制电路，分别接收所述第一反馈信号和所述第二反馈信号，以产生用于控制所述受控可调延迟电路的所述控制码。
9.根据权利要求1至8任一项所述的单延迟线高频锁相环，其特征在于，所述预处理模块包括：
接收单元，配置为接收所述初始时钟信号，输出待处理时钟信号；所述待处理时钟信号的时钟周期与所述初始时钟信号的时钟周期相同；
二分频器，配置为接收所述待处理时钟信号，对所述待处理时钟信号进行二分频处理，输出所述第一分频时钟信号。
10.一种单延迟线高频锁相环，其特征在于，包括：
预处理模块，配置为接收初始时钟信号，对所述初始时钟信号进行二分频处理，并输出第一分频时钟信号；
可调延迟电路，配置为接收所述第一分频时钟信号，并基于控制码对所述第一分频时钟信号进行延迟，以提供中间时钟信号；
占空比校准模块，配置为接收所述中间时钟信号，并调整所述中间时钟信号的占空比，以提供输出分频时钟信号；
固定延迟线，配置为基于预定量的延迟时间对所述输出分频时钟信号进行延迟，以产生内部反馈时钟信号；
相位差检测电路，配置为接收所述内部反馈时钟信号与所述初始时钟信号，将所述内部反馈时钟信号的上升沿与所述初始时钟信号的上升沿进行相位差检测，并输出对应的超前或滞后反馈信号；
控制电路，配置为接收所述反馈信号，基于所述反馈信号，向所述可调延迟电路提供所述控制码。
11.根据权利要求10所述的单延迟线高频锁相环，其特征在于，所述占空比校准模块包括：
占空比调整单元，包括偶数个反相器，所述偶数个反相器中至少有一个可调反相器，配置为基于控制信号，对所述中间时钟信号的下降沿进行调整，以使得最终输出的所述输出分频时钟信号的占空比保持为50％；
占空比检测单元，配置为检测并输出所述中间时钟信号的占空比比例；
占空比控制单元，配置为接收所述占空比比例，并生成相应的所述控制信号。
12.一种存储器，其特征在于，包括权利要求1-9任一项所述的单延迟线高频锁相环、以及倍频电路，所述倍频电路配置为对所述输出分频时钟信号倍频，以产生与所述初始时钟信号同相位的最终输出时钟信号。
13.一种存储器，其特征在于，包括权利要求10或11所述的单延迟线高频锁相环、以及倍频电路，所述倍频电路配置为对所述输出分频时钟信号倍频，以产生与所述初始时钟信号同相位的最终输出时钟信号。
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