CN115065359A - 一种延迟锁相环、时钟同步电路和存储器 - Google Patents

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Abstract

本公开实施例提供了一种延迟锁相环、时钟同步电路和存储器，该延迟锁相环包括：预处理模块，配置为接收初始时钟信号，对初始时钟信号进行预处理，输出第一时钟信号；第一可调延迟线，配置为接收第一时钟信号，对第一时钟信号进行调整及传输，输出第一目标时钟信号；相位处理模块，配置为接收预设控制码和第一目标时钟信号，基于预设控制码对第一目标时钟信号进行延迟处理，输出若干个延迟目标时钟信号。这样，在保证信号质量的前提下，减少了延迟锁相环中可调延迟线的数量，不仅能够减少电路面积，降低电路的制造成本，还减小了功耗。

Description

一种延迟锁相环、时钟同步电路和存储器
技术领域
本公开涉及半导体存储器技术领域，尤其涉及一种延迟锁相环、时钟同步电路和存储器。
背景技术
在动态随机存取存储器（Dynamic Random Access Memory，DRAM）中，延迟锁相环需要对四相位时钟信号（即4个相位依次相差90度的时钟信号）进行相位同步和锁定，以便后续产生目标时钟信号，且目标时钟信号用于数据信号DQ的采样处理。换句话说，延迟锁相环中至少需要设置4条主要的可调延迟线。以实现对四相位时钟信号的校准，不仅增加电路的制造成本，而且功耗较高。
发明内容
本公开提供了一种延迟锁相环、时钟同步电路和存储器，该延迟锁相环减少了可调延迟线的数量，在保证信号质量的前提下，能够减少电路面积和功耗。
本公开的技术方案是这样实现的：
第一方面，本公开实施例提供了一种延迟锁相环，所述延迟锁相环包括：
预处理模块，配置为接收初始时钟信号，对所述初始时钟信号进行预处理，输出第一时钟信号；
第一可调延迟线，配置为接收所述第一时钟信号，对所述第一时钟信号进行调整及传输，输出第一目标时钟信号；
相位处理模块，配置为接收预设控制码和所述第一目标时钟信号，基于所述预设控制码对所述第一目标时钟信号进行延迟处理，输出若干个延迟目标时钟信号；
其中，所述第一目标时钟信号和所述若干个延迟目标时钟信号共同构成一组目标时钟信号；在所述一组目标时钟信号中，相邻的两个时钟信号之间的相位差为预设值。
在一些实施例中，所述预设值为90度；所述若干个延迟目标时钟信号包括第二目标时钟信号、第三目标时钟信号和第四目标时钟信号。
在一些实施例中，所述相位处理模块包括：第一延迟链，配置为接收所述预设控制码和所述第一目标时钟信号，基于所述预设控制码对所述第一目标时钟信号进行延迟，输出第二目标时钟信号；第二延迟链，配置为接收所述预设控制码和所述第二目标时钟信号，基于所述预设控制码对所述第二目标时钟信号进行延迟，输出第三目标时钟信号；第三延迟链，配置为接收所述预设控制码和所述第三目标时钟信号，基于所述预设控制码对所述第三目标时钟信号进行延迟，输出第四目标时钟信号。
在一些实施例中，所述预处理模块，具体配置为对所述初始时钟信号进行分频处理和分相处理，输出第一时钟信号和第二时钟信号；其中，所述第一时钟信号的时钟周期是所述初始时钟信号的时钟周期的2倍，所述第二时钟信号的时钟周期和所述第一时钟信号的时钟周期相同，且所述第一时钟信号和所述第二时钟信号的相位差为90度；所述延迟锁相环还包括时间数字转换模块；其中，所述时间数字转换模块，配置为接收所述第一时钟信号和所述第二时钟信号，基于所述第一时钟信号和所述第二时钟信号之间的相位差，输出所述预设控制码。
在一些实施例中，所述预设控制码包括A位参数，所述时间数字转换模块包括：运算模块，配置为接收所述第一时钟信号和所述第二时钟信号，对所述第一时钟信号和所述第二时钟信号进行逻辑运算，输出采样基础信号和采样时钟信号；其中，所述采样基础信号用于指示所述第一时钟信号和所述第二时钟信号的相位差；第四延迟链，包括串联的A个第一延迟单元，配置为接收所述采样时钟信号，输出A个采样指示信号；其中，第i个所述第一延迟单元输出第i个所述采样指示信号；采样模块，配置为接收A个所述采样指示信号和所述采样基础信号，并利用第i个所述采样指示信号对所述采样基础信号进行采样处理，输出所述预设控制码中的第i位参数；其中，i和A均为自然数，i小于或等于A。
在一些实施例中，所述运算模块包括第一触发器、第二触发器、与门和缓冲器；其中，所述第一触发器的输入端接收电源信号，所述第一触发器的时钟端接收所述第二时钟信号，所述第二触发器的输入端接收所述电源信号，所述第二触发器的时钟端接收所述第一时钟信号；所述与门的第一输入端与所述第一触发器的负输出端连接，所述与门的第二输入端与所述第二触发器的正输出端连接，所述与门的输出端用于输出所述采样基础信号；所述缓冲器的输入端与所述第二触发器的正输出端连接，所述缓冲器的输出端用于输出所述采样时钟信号。
在一些实施例中，所述采样模块包括A个第三触发器；其中，第i个所述第三触发器的输入端接收所述采样基础信号，第i个所述第三触发器的时钟端接收第i个所述采样指示信号，第i个所述第三触发器的正输出端输出所述预设控制码中的第i位参数。
在一些实施例中，所述时间数字转换模块，还配置为在A个所述第三触发器完成采样处理且所述延迟锁相环完成相位锁定处理之后，将所述预设控制码发送至所述相位处理模块。
在一些实施例中，所述第一延迟链、所述第二延迟链和所述第三延迟链均各自包括串联的A个第二延迟单元，所述预设控制码的第i位参数用于控制第i个第二延迟单元处于开启状态或者关闭状态；所述第一延迟链，具体配置为利用处于开启状态的所述第二延迟单元对所述第一目标时钟信号进行延迟，输出所述第二目标时钟信号；所述第二延迟链，具体配置为利用处于开启状态的所述第二延迟单元对所述第二目标时钟信号进行延迟，输出所述第三目标时钟信号；所述第三延迟链，具体配置为利用处于开启状态的所述第二延迟单元对所述第三目标时钟信号进行延迟，输出所述第四目标时钟信号。
在一些实施例中，所述预设控制码的前B位参数为第一值，所述预设控制码的后（A-B）位为第二值；其中，B为小于或等于A的正整数；所述第一延迟链、所述第二延迟链和所述第三延迟链均各自包括串联的A个第二延迟单元，所述预设控制码指示将第B个所述第二延迟单元的输出信号作为延迟链的输出信号；所述第一延迟链，具体配置为通过第1个所述第二延迟单元接收所述第一目标时钟信号，并将第B个所述第二延迟单元的输出信号确定为所述第二目标时钟信号；所述第二延迟链，具体配置为通过第1个所述第二延迟单元接收所述第二目标时钟信号，并将第B个所述第二延迟单元的输出信号确定为所述第三目标时钟信号；所述第三延迟链，具体配置为通过第1个所述第二延迟单元接收所述第三目标时钟信号，并将第B个所述第二延迟单元的输出信号确定为所述第四目标时钟信号。
在一些实施例中，串联的A个所述第二延迟单元与串联的A个所述第一延迟单元的结构对应相同。
在一些实施例中，所述预处理模块包括：接收模块，配置为接收所述初始时钟信号，输出待处理时钟信号；其中，所述待处理时钟信号的时钟周期与所述初始时钟信号的时钟周期相同；转换模块，配置为接收所述待处理时钟信号，对所述待处理时钟信号进行分频和分相处理，输出所述第一时钟信号和所述第二时钟信号。
在一些实施例中，所述延迟锁相环还包括控制模块；其中，所述控制模块，配置为产生延迟线控制信号；所述第一可调延迟线，具体配置为接收所述延迟线控制信号，基于所述延迟线控制信号对所述第一时钟信号进行调整及传输，输出所述第一目标时钟信号。
在一些实施例中，所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号在经过对应的信号传输路径后用于数据采样处理；所述控制模块包括：反馈模块，配置为接收所述第一时钟信号，输出模拟时钟信号，且所述模拟时钟信号用于模拟所述第一目标时钟信号经过所述信号传输路径后的波形；检测模块，配置为接收所述第一时钟信号和所述模拟时钟信号，对所述第一时钟信号和所述模拟时钟信号进行相位检测，得到相位检测信号；调参模块，配置为接收所述相位检测信号，基于所述相位检测信号输出所述延迟线控制信号。
在一些实施例中，所述反馈模块包括：第二可调延迟线，配置为接收所述第一时钟信号和所述延迟线控制信号，基于所述延迟线控制信号对所述第一时钟信号进行调整及传输，输出复制时钟信号；其中，所述第二可调延迟线与所述第一可调延迟线的结构相同，所述复制时钟信号用于模拟所述第一目标时钟信号的波形；复制延迟模块，配置为接收所述复制时钟信号，对所述复制时钟信号进行延迟处理，输出模拟时钟信号；其中，所述复制延迟模块用于模拟所述信号传输路径的延时。
第二方面，本公开实施例提供了一种时钟同步电路，所述时钟同步电路包括如第一方面所述的延迟锁相环和数据选择模块，且所述延迟锁相环和数据选择模块之间设置信号传输路径；其中，
所述延迟锁相环，配置为接收初始时钟信号，输出一组目标时钟信号；在所述一组目标时钟信号中，相邻的两个时钟信号之间的相位差为预设值；
所述数据选择模块，配置为经由信号传输路径接收所述一组目标时钟信号，并利用所述一组目标时钟信号对数据信号进行采样及选择输出，得到目标数据信号。
第三方面，本公开实施例提供了一种存储器，所述存储器至少包括如第二方面所述的时钟同步电路。
在一些实施例中，所述存储器符合DDR5规范。
本公开实施例提供了一种延迟锁相环、时钟同步电路和存储器，该延迟锁相环包括：预处理模块，配置为接收初始时钟信号，对初始时钟信号进行预处理，输出第一时钟信号；第一可调延迟线，配置为接收第一时钟信号，对第一时钟信号进行调整及传输，输出第一目标时钟信号；相位处理模块，配置为接收预设控制码和第一目标时钟信号，基于预设控制码对第一目标时钟信号进行延迟处理，输出若干个延迟目标时钟信号；其中，第一目标时钟信号和若干个延迟目标时钟信号共同构成一组目标时钟信号；在一组目标时钟信号中，相邻的两个时钟信号之间的相位差为预设值。这样，在保证信号质量的前提下，减少了延迟锁相环中可调延迟线的数量，不仅能够减少电路面积，降低电路的制造成本，还减小了功耗。
附图说明
图1为一种延迟锁相环的结构示意图；
图2为一种延迟锁相环的信号时序示意图；
图3为本公开实施例提供的一种延迟锁相环的结构示意图；
图4为本公开实施例提供的另一种延迟锁相环的结构示意图；
图5为本公开实施例提供的一种延迟锁相环的局部结构示意图一；
图6A为本公开实施例提供的一种延迟锁相环的信号时序示意图；
图6B为本公开实施例提供的另一种延迟锁相环的信号时序示意图；
图7为本公开实施例提供的一种延迟锁相环的局部结构示意图二；
图8为本公开实施例提供的一种时钟同步电路的结构示意图；
图9为本公开实施例提供的一种存储器的结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
动态随机存取存储器（Dynamic Random Access Memory，DRAM）；
同步动态随机存取存储器（Synchronous Dynamic Random Access Memory，SDRAM）；
双倍数据速率内存（Double Data Rate SDRAM，DDR）；
低功率DDR（Low Power DDR，LPDDR）；
第n代DDR标准（DDRn Specification，DDRn），例如DDR3、DDR4、DDR5、DDR6；
第n代LPDDR标准（LPDDRn Specification，LPDDRn），例如LPDDR3、LPDDR4、LPDDR5、LPDDR6。
目前，存储器逐渐向着高速化发展。以DDR5为例，由于其速度提升和工艺的限制，接口处的高速时钟信号需要在内部转为低速时钟信号。举例来说，存储器中的延迟锁相环（Delay Locked Loop，DLL）需要通过大量的反相器链来动态调整时钟信号的延迟以及执行延迟匹配处理。在高频速度下，这些反相器链造成信号偏差（Jitter）的大量累计，最终导致信号丢失。因此，为了保证信号质量，在DDR5的高频速度下，来自于外部的初始时钟信号CLK在内部会分频且分为四相位时钟信号，四相位时钟信号分别送入延迟锁相环进行相位同步及锁定，然后通过数据选择模块（Mux）利用调整后的四相位时钟信号对数据信号DQ进行采样及选择输出，得到目标数据信号。
参见图1，其示出了一种延迟锁相环的结构示意图。参见图2，其示出了一种延迟锁相环的信号时序示意图。如图1和图2所示，初始时钟信号CLK经过接收模块进入延迟锁相环，然后被转换模块处理为四相位时钟信号（即clk0、clk90、clk180和clk270），且四相位时钟信号的频率降低为初始时钟信号CLK的一半；其次，通过4条可调延迟线分别对四相位时钟信号进行延迟以及占空比方面的调整。这样，在延迟锁相环进行相位锁定之后，获得四相位的目标时钟信号（即DLL0、DLL90、DLL180和DLL270），且目标时钟信号DLL0、DLL90、DLL180和DLL270经由相应的信号传输路径传输到数据选择模块，以实现对数据信号DQ的采样及选择输出。另外，延迟锁相环还包括第5条可调延迟线、复制延迟模块、检测模块和调参模块，第5条可调延迟线和复制延迟模块构成回路，第5条可调延迟线接收时钟信号clk0，复制延迟模块输出模拟时钟信号，模拟时钟信号用于模拟目标时钟信号DLL0传输到数据选择模块时的波形，检测模块对模拟时钟信号和时钟信号clk0之间的相位差进行检测，调参模块根据检测模块的检测结果输出延迟线控制信号，延迟线控制信号用于控制所有的可调延迟线的工作参数。这样，延迟锁相环存在闭环反馈机制，保证最终处理得到的目标时钟信号DLL0/DLL90/DLL180/DLL270符合要求，且目标时钟信号DLL0/DLL90/DLL180/DLL270的相位依次相差90度。
由上述可知，初始时钟信号CLK分为四路进入延迟锁相环，为了保证初始时钟信号CLK的上升沿和下降沿信息不被丢失，所以延迟锁相环内部需要准备4路主要的可调延迟线，以便对四相位时钟信号进行相位同步和锁定处理，最终传输到数据选择模块（Mux）。然而，这种架构不仅增大了延迟锁相环的面积，而且延迟锁相环的电力消耗也非常大。在实际工作场景中，延迟锁相环在相位锁定之后，如果中央控制器（Central Processing Unit，CPU）发送读命令（Read Command），4个主要的可调延迟线会持续工作，形成整个存储器的电力消耗的重要部分。所以，在保证信号质量的前提下，如何减小延迟锁相环的功耗是一个难点。
基于此，本公开实施例提供了一种延迟锁相环，该延迟锁相环包括：预处理模块，配置为接收初始时钟信号，对初始时钟信号进行预处理，输出第一时钟信号；第一可调延迟线，配置为接收第一时钟信号，对第一时钟信号进行调整及传输，输出第一目标时钟信号；相位处理模块，配置为接收预设控制码和第一目标时钟信号，基于预设控制码对第一目标时钟信号进行延迟处理，输出若干个延迟目标时钟信号；其中，第一目标时钟信号和若干个延迟目标时钟信号共同构成一组目标时钟信号；在一组目标时钟信号中，相邻的两个时钟信号之间的相位差为预设值。这样，在保证信号质量的前提下，减少了延迟锁相环中可调延迟线的数量，不仅能够减少电路面积，降低电路的制造成本，还减小了功耗。
下面将结合附图对本公开各实施例进行详细说明。
在本公开的一实施例中，参见图3，其示出了本公开实施例提供的一种延迟锁相环10的结构示意图。如图3所示，延迟锁相环10包括：
预处理模块11，配置为接收初始时钟信号，对初始时钟信号进行预处理，输出第一时钟信号；
第一可调延迟线12，配置为接收第一时钟信号，对第一时钟信号进行调整及传输，输出第一目标时钟信号；
相位处理模块13，配置为接收预设控制码和第一目标时钟信号，基于预设控制码对第一目标时钟信号进行延迟处理，输出若干个延迟目标时钟信号。
在这里，第一目标时钟信号和若干个延迟目标时钟信号共同构成一组目标时钟信号；在一组目标时钟信号中，相邻的两个时钟信号之间的相位差为预设值。
需要说明的是，本公开实施例的延迟锁相环10可以应用但不限于存储器，例如DRAM、SDRAM等。另外，在其他模拟电路/数字电路中，均可通过本公开实施例提供的延迟锁相环10来产生一组不同相位的时钟信号。
在延迟锁相环10中，通过第一可调延迟线12对第一时钟信号进行调整及传输，得到第一目标时钟信号，然后对第一目标时钟信号进行延迟处理以得到一组目标时钟信号中的其他时钟信号。也就是说，延迟锁相环10中仅需要设置1条主要的可调延迟线和相位处理模块，即可产生一组目标时钟信号。这样，延迟锁相环10中可调延迟线的数量明显减少，不仅减少了电路面积，降低电路的制造成本，而且降低电流和功耗，还可以改善由于延迟线不匹配带来的相位误差，保证信号质量。
应理解，本公开实施例对于相位差的限定均允许一定的误差。也就是说，相邻的两个时钟信号之间的相位差在误差允许的范围内为预设值。后续关于相位数值、信号对齐或者信号波形相同的相关限定均是指在误差允许的范围内。
需要说明的是，在一组目标时钟信号中，每一时钟信号的时钟周期均为初始时钟信号的时钟周期的2倍。根据实际应用需求的不同，一组目标时钟信号中的信号数量M可以根据实际应用场景确定，同时预设值=360度/M。例如，M=2，此时预设值为180度，若干个延迟时钟信号仅包括第二目标时钟信号，即第一目标时钟信号和第二目标时钟信号构成“一组目标时钟信号”；又例如，M=4，此时预设值为90度，若干个延迟时钟信号包括第二目标时钟信号、第三目标时钟信号和第四目标时钟信号，即第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号构成“一组目标时钟信号”。
以下均以一组目标时钟信号包括第一目标时钟信号（后续表示为DLL0）、第二目标时钟信号（后续表示为DLL90）和第三目标时钟信号（后续表示为DLL180）和第四目标时钟信号（后续表示为DLL270）为例进行说明，其他情况可参照理解。
在一些实施例中，如图4所示，相位处理模块13包括：
第一延迟链131，配置为接收预设控制码TDCcode<N：0>和第一目标时钟信号DLL0，基于预设控制码TDCcode<N：0>对第一目标时钟信号DLL0进行延迟，输出第二目标时钟信号DLL90；
第二延迟链132，配置为接收预设控制码TDCcode<N：0>和第二目标时钟信号DLL90，基于预设控制码TDCcode<N：0>对第二目标时钟信号DLL90进行延迟，输出第三目标时钟信号DLL180；
第三延迟链133，配置为接收预设控制码TDCcode<N：0>和第三目标时钟信号DLL180，基于预设控制码TDCcode<N：0>对第三目标时钟信号DLL180进行延迟，输出第四目标时钟信号DLL270。
需要说明的是，第一延迟链131、第二延迟链132和第三延迟链133具有相同的结构，预设控制码TDCcode<N：0>能够控制第一延迟链131、第二延迟链132和第三延迟链133的每一个将输入信号延迟90度，以便最终得到相位差为90度的一组目标时钟信号。
在一些实施例中，如图4所示，预处理模块11，具体配置为对初始时钟信号CLK进行分频处理和分相处理，输出第一时钟信号clk0和第二时钟信号clk90；其中，第一时钟信号clk0的时钟周期是初始时钟信号CLK的时钟周期的2倍，第二时钟信号clk90的时钟周期和第一时钟信号clk0的时钟周期相同，第一时钟信号clk0和第二时钟信号clk90的相位差为90度。相应地，如图4所示，延迟锁相环10还包括时间数字转换模块14；其中，
时间数字转换模块14，配置为接收第一时钟信号clk0和第二时钟信号clk90，基于第一时钟信号clk0和第二时钟信号clk90之间的相位差，输出预设控制码TDCcode<N：0>。
这样，由于第一时钟信号clk0和第二时钟信号clk90的相位差为90度，据此确定的预设控制码TDCcode<N：0>能够控制某一信号的相位延后90度。
在一些实施例中，如图4所示，预处理模块11包括：
接收模块111，配置为接收初始时钟信号CLK，输出待处理时钟信号；其中，待处理时钟信号的时钟周期与初始时钟信号CLK的时钟周期相同；
转换模块112，配置为接收待处理时钟信号，对待处理时钟信号进行分频和分相处理，输出第一时钟信号clk0和第二时钟信号clk90。
需要说明的是，初始时钟信号CLK为外部产生的高频时钟信号，由于工艺的限制，存储器（如DRAM）接收初始时钟信号CLK后需要对其进行分频和分相，得到低频的第一时钟信号clk0和第二时钟信号clk90。
在这里，转换模块112可以采用如图1所示的传统结构，即转换模块112实际上输出四相位时钟信号：第一时钟信号clk0、第二时钟信号clk90、第三时钟信号clk180和第四时钟信号clk270。此时，任意两个相位差为90度的时钟信号均可以作为时间数字转换模块14的输入，但需要注意延迟匹配。或者，转换模块112也可以进行简化，即转换模块112仅输出第一时钟信号clk0和第二时钟信号clk90。
在一些实施例中，预设控制码TDCcode<N：0>包括A位参数，即TDCcode<0>、TDCcode<1>……TDCcode<N>，A=N+1。
如图4所示，时间数字转换模块14可以包括：
运算模块141，配置为接收第一时钟信号clk0和第二时钟信号clk90，对第一时钟信号clk0和第二时钟信号clk90进行逻辑运算，输出采样基础信号TDC_Pulse和采样时钟信号Clk_start；其中，采样基础信号TDC_Pulse用于指示第一时钟信号clk0和第二时钟信号clk90的相位差；
第四延迟链142，包括串联的A个第一延迟单元，配置为接收采样时钟信号Clk_start，输出A个采样指示信号；其中，第i个第一延迟单元输出第i个采样指示信号；
采样模块143，配置为接收A个采样指示信号和采样基础信号TDC_Pulse，并利用第i个采样指示信号对采样基础信号TDC_Pulse进行采样处理，输出预设控制码TDCcode<N：0>中的第i位参数；
其中，i和A均为自然数，i小于或等于A。
需要说明的是，由于预设控制码TDCcode<N：0>是基于第一时钟信号和第二时钟信号的相位差（90度）经由第四延迟链142确定的，且第一延迟链131、第二延迟链132、第三延迟链133与第四延迟链142的结构相同，因此预设控制码TDCcode<N：0>能够控制第一延迟链131、第二延迟链132和第三延迟链133将输入信号延迟90度。特别地，时间数字转换模块14仅需要工作一次就可以关闭，保存下来的预设控制码TDCcode<N：0>可以在存储器的一次工作过程中持续使用，节省功耗。
在一种具体的实施例中，参见图5，其示出了本公开实施例提供的一种延迟锁相环10的局部结构示意图一。图5具体为时间数字转换模块14的电路结构示意图。如图5所示，运算模块141包括第一触发器201、第二触发器202、与门203和缓冲器204；其中，
第一触发器201的输入端接收电源信号VDD，第一触发器201的时钟端接收第二时钟信号clk90，第二触发器202的输入端接收电源信号VDD，第二触发器202的时钟端接收第一时钟信号clk0；
与门203的第一输入端与第一触发器201的负输出端连接，与门203的第二输入端与第二触发器202的正输出端连接，与门203的输出端用于输出采样基础信号TDC_Pulse；
缓冲器204的输入端与第二触发器202的正输出端连接，缓冲器204的输出端用于输出采样时钟信号Clk_start。
需要说明的是，触发器的正输出端的信号为：在时钟端的信号上升沿，对输入端的信号进行采样的结果。触发器中负输出端的信号与正输出端的信号的电平状态相反。例如，触发器中正输出端的信号为高电平，则触发器中负输出端的信号为低电平；触发器中正输出端的信号为低电平，则触发器中负输出端的信号为高电平。另外，触发器均具有复位端，且触发器复位后的初始状态需要根据实际应用需求确定。
需要说明的是，缓冲器是一种常用的电路器件，不仅起到延迟信号的作用，还可以增加信号的驱动能力。在这里，第一触发器201的输出和第二触发器202的输出经过与门203的处理产生采样基础信号TDC_Pulse，在此过程中会产生一定的传输延时。因此，第二触发器202的输出需要通过缓冲器204以得到采样时钟信号Clk_start，保证采样时钟信号Clk_start和采样基础信号TDC_Pulse同步。换句话说，缓冲器204可以匹配与门203产生的延时，而且缓冲器204还可以增强采样时钟信号Clk_start的驱动能力。
除此之外，在采样基础信号TDC_Pulse和采样时钟信号Clk_start的传输链路上，还可以各自设置一定数量的缓冲器，以进行更好的延时匹配。
在一种具体的实施例中，如图5所示，采样模块143包括A个第三触发器（A=N+1）；其中，第i个第三触发器的输入端接收采样基础信号TDC_Pulse；第i个第三触发器的时钟端，与第i个第一延迟单元的输出端连接，用于接收第i个采样指示信号；第i个第三触发器的正输出端输出预设控制码TDCcode<N：0>中的第i位参数。
需要说明的是，参见图6A，其示出了本公开实施例提供的一种延迟锁相环10的信号时序示意图。如图6A所示，初始时钟信号CLK经由分频和分相得到第一时钟信号clk0和第二时钟信号clk90，在时间数字转换模块14开始工作后，第一触发器201输出的信号Clk_start在第一时钟信号clk0的首个上升沿由低电平变化为高电平，第二触发器202输出的信号Clk_stop在第一时钟信号clk90的首个上升沿由高电平变化为低电平（暂时忽略缓冲器204的延时），即采样基础信号TDC_Pulse在高电平的维持时间即为1/4个“第一时钟信号clk0/第二时钟信号clk90”的时钟周期，也相当于1/2个“初始时钟信号CLK”的时钟周期；另外，采样时钟信号Clk_start进入第四延迟链142，在经由A个第一延迟单元的过程中依次得到Clk_start0（第1个采样指示信号）、Clk_start1（第2个采样指示信号）……Clk_startN（第A个采样指示信号），利用Clk_start0对采样基础信号TDC_Pulse进行采样得到TDCcode<0>、利用Clk_start1对采样基础信号TDC_Pulse进行采样得到TDCcode<1>……利用Clk_startN对采样基础信号TDC_Pulse进行采样得到TDCcode<N>，从而得到能够使输入信号延迟90度的预设控制码TDCcode<N：0>。
在一些实施例中，时间数字转换模块14，还配置为在A个第三触发器完成采样处理且延迟锁相环10完成相位锁定处理（Lock）之后，将预设控制码TDCcode<N：0>发送至相位处理模块13。
示例性的，在A个第三触发器完成采样处理且延迟锁相环10完成相位锁定处理（Lock）之后，如果CPU向存储器发送读指令Read Command，时间数字转换模块14将预设控制码TDCcode<N：0>发送至相位处理模块13。这样，时间数字转换模块14仅需要工作一次就可以关闭，并将预设控制码TDCcode<N：0>进行保存，相位处理模块13可以在存储器的一次工作过程中持续采用预设控制码TDCcode<N：0>完成分相处理，降低功耗。
从以上可以看出，时间数字转换模块14采取第一时钟信号clk0和第二时钟信号clk90的上升沿产生采样基础信号TDC_Pulse，利用第一时钟信号clk0产生采样时钟信号Clk_start，采样时钟信号Clk_start通过不同数量的第一延迟单元以产生多个采样指示信号，然后利用多个采样指示信号依次对采样基础信号TDC_Pulse的高电平信息进行采样，得到预设控制码TDCcode<N：0>，即预设控制码TDCcode<N：0>能够指示（初始时钟信号CLK的）半个时钟周期的延迟。
这样，借助于时间数字转换模块14，延迟锁相环10将初始时钟信号CLK转化为第一目标时钟信号DLL0、第二目标时钟信号DLL90、第三目标时钟信号DLL180和第四目标时钟信号DLL270，具体波形如图6B所示。
在一种具体的实施例中，第一延迟链131、第二延迟链132和第三延迟链133均各自包括串联的A个第二延迟单元，预设控制码TDCcode<N：0>的第i位参数用于控制第i个第二延迟单元处于开启状态或者关闭状态；
第一延迟链131，具体配置为利用处于开启状态的第二延迟单元对第一目标时钟信号DLL0进行延迟，输出第二目标时钟信号DLL90；
第二延迟链132，具体配置为利用处于开启状态的第二延迟单元对第二目标时钟信号DLL90进行延迟，输出第三目标时钟信号DLL180；
第三延迟链133，具体配置为利用处于开启状态的第二延迟单元对第三目标时钟信号DLL180进行延迟，输出第四目标时钟信号DLL270。
在另一种具体的实施例中，预设控制码TDCcode<N：0>的前B位参数为第一值，预设控制码TDCcode<N：0>的后（A-B）位为第二值；其中，B为小于或等于A的正整数；
第一延迟链131、第二延迟链132和第三延迟链133均各自包括串联的A个第二延迟单元，预设控制码TDCcode<N：0>指示将第B个第二延迟单元的输出信号作为延迟链的输出信号；
第一延迟链131，具体配置为通过第1个第二延迟单元接收第一目标时钟信号DLL0，并将第B个第二延迟单元的输出信号确定为第二目标时钟信号DLL90；
第二延迟链132，具体配置为通过第1个第二延迟单元接收第二目标时钟信号DLL90，并将第B个第二延迟单元的输出信号确定为第三目标时钟信号DLL180；
第三延迟链133，具体配置为通过第1个第二延迟单元接收第三目标时钟信号DLL180，并将第B个第二延迟单元的输出信号确定为第四目标时钟信号DLL270。
以第一延迟链131为例，假设TDCcode<N：0>=111100，此时第4个第二延迟单元的输出端输出第二目标时钟信号DLL90，即第二目标时钟信号DLL90不会通过最后2个第二延迟单元。
需要说明的是，串联的A个第二延迟单元与串联的A个第一延迟单元的结构对应相同。也就是说，第一延迟链131、第二延迟链132、第三延迟链133和第四延迟链142中的延迟单元对应相同。
这样，借助于时间数字转换模块14，延迟锁相环10中仅需要设置一条对第一时钟信号进行调整的可调延迟线，不仅减少了电路面积，降低电路的制造成本，而且降低电流和功耗，还可以改善由于延迟线不匹配带来的相位误差，保证信号质量。
在一些实施例中，如图4所示，延迟锁相环10还包括控制模块15；其中，
控制模块15，配置为产生延迟线控制信号；
第一可调延迟线12，具体配置为接收延迟线控制信号，基于延迟线控制信号对第一时钟信号clk0进行调整及传输，输出第一目标时钟信号DLL0。
这样，基于延迟线控制信号，第一可调延迟线12对第一时钟信号clk0进行多方面的调整，保证第一目标时钟信号DLL0的占空比和相位符合要求，进而利用第一目标时钟信号DLL0产生的第二目标时钟信号DLL90、第三目标时钟信号DLL180、第四目标时钟信号DLL270也是符合要求的。
需要说明的是，参见图7，其示出了本公开实施例提供的一种延迟锁相环10的局部结构示意图二。如图7所示，第一目标时钟信号DLL0、第二目标时钟信号DLL90、第三目标时钟信号DLL180和第四目标时钟信号DLL270在经过对应的信号传输路径（具体参见图7中的虚线框部分）后用于数据采样处理。具体来说，第一目标时钟信号DLL0、第二目标时钟信号DLL90、第三目标时钟信号DLL180和第四目标时钟信号DLL270在经过对应的信号传输路径后到达数据选择模块（Mux），数据选择模块利用四相位的目标时钟信号对数据信号DQ进行采样及选择输出，得到目标数据信号。
在这里，每一信号传输路径上可以设置一定数量的缓冲器，用于增加信号的驱动能力，且4条信号传输路径上的缓冲器数目相同。
相应地，如图4所示，控制模块15包括：
反馈模块151，配置为接收第一时钟信号clk0，输出模拟时钟信号，且模拟时钟信号用于模拟第一目标时钟信号DLL0经过信号传输路径后的波形；
检测模块152，配置为接收第一时钟信号clk0和模拟时钟信号，对第一时钟信号clk0和模拟时钟信号进行相位检测，得到相位检测信号；
调参模块153，配置为接收相位检测信号，基于相位检测信号输出延迟线控制信号。
需要说明的是，第一目标时钟信号DLL0在到达数据选择模块时的波形和第一时钟信号clk0的波形需要保持一致，因此需要构建反馈调整机制。具体来说，第一时钟信号clk0在经过反馈模块151后产生模拟时钟信号，由于模拟时钟信号能够模拟第一目标时钟信号DLL0在到达数据选择模块时的波形，所以根据模拟时钟信号和第一时钟信号clk0之间的差别来调整延迟线控制信号，以便对第一可调延迟线的工作参数进行调整。
另外，模拟时钟信号的波形与第一目标时钟信号DLL0经过信号传输路径后的波形并非是完全相同的。在实际工作场景中，在存储器进入稳定工作状态之后，模拟时钟信号可以进行分频处理，从而降低延迟线调整信号的更新频次，避免信号毛刺带来的信号抖动，同时降低电力消耗。
在一种具体的实施例中，如图7所示，反馈模块151包括：
第二可调延迟线205，配置为接收第一时钟信号clk0和延迟线控制信号，基于延迟线控制信号对第一时钟信号clk0进行调整及传输，输出复制时钟信号；其中，第二可调延迟线205与第一可调延迟线12的结构相同，复制时钟信号用于模拟第一目标时钟信号DLL0的波形；
复制延迟模块206，配置为接收复制时钟信号，对复制时钟信号进行延迟处理，输出模拟时钟信号；其中，复制延迟模块206用于模拟信号传输路径的延时。
这样，第二可调延迟线205用于复制第一可调延迟线12的处理过程，复制延迟模块206至少用于复制第一目标时钟信号DLL0经由信号传输路径进行传输时的延时，从而构成反馈调整的闭环。
综上所述，针对高速化的存储器，本公开实施例提供了一种延迟锁相环的全新结构：在延迟锁相环10中引入时间数字转换模块14和相位处理模块13，通过时间数字转换模块14测量第一时钟信号和第二时钟信号之间的延迟（即初始时钟信号的半个周期）并转化成预设控制码，在延迟锁相环10进行相位锁定之后，如果CPU发送读命令，将预设控制码送入相位处理模块13中的多个首尾相连的延迟链，以产生4相位时钟信号（包括第一目标时钟信号、第二目标时钟信号、第三目标时钟信号、第四目标时钟信号），后续4相位的目标时钟信号用于数据信号DQ的采样。这样，在保证信号质量的前提下减少了可调延迟线的数量，不仅能够减少电路面积，降低电路的制造成本，还减小了功耗。
在本公开的另一实施例中，参见图8，其示出了本公开实施例提供的一种时钟同步电路30的结构示意图。如图8所示，该时钟同步电路30包括前述的延迟锁相环10和数据选择模块31，且所述延迟锁相环10和数据选择模块31之间设置信号传输路径；其中，
延迟锁相环10，配置为接收初始时钟信号，输出一组目标时钟信号；在一组目标时钟信号中，相邻的两个时钟信号之间的相位差为预设值；
数据选择模块31，配置为经由信号传输路径接收一组目标时钟信号，并利用一组目标时钟信号对数据信号进行采样及选择输出，得到目标数据信号。
需要说明的是，图8以一组目标时钟信号包括第一目标时钟信号DLL0、第二目标时钟信号DLL90、第三目标时钟信号DLL180和第四目标时钟信号DLL270为例进行示出，且第一目标时钟信号DLL0、第二目标时钟信号DLL90、第三目标时钟信号DLL180和第四目标时钟信号DLL270之间的相位依次相差90度。应理解，在实际场景中，一组目标时钟信号包括的信号数量可以更多或者更少。
需要说明的是，延迟锁相环10的结构请参见说明，其通过第一可调延迟线对第一时钟信号进行调整及传输，得到第一目标时钟信号DLL0，然后对第一目标时钟信号DLL0进行延迟处理，依次得到一组目标时钟信号中的其他目标时钟信号（例如第二目标时钟信号DLL90、第三目标时钟信号DLL180和第四目标时钟信号DLL270）。也就是说，对于本公开实施例提供的时钟同步电路30来说，其中的延迟锁相环10中仅需要设置1条主要的可调延迟线（部分情况下还可以包括1条用于模拟的可调延迟线）和相位处理模块，即可产生一组四相位的目标时钟信号。
特别地，如图8所示，对所有的信号传输路径来说，每一信号传输路径均设置了相同数目的缓冲器，以起到信号延迟和驱动增强的作用。图8中以每一信号传输路径设置2个缓冲器为例进行示出，但在实际应用过程中可以更多或者更少。
这样，在保证信号质量的前提下减少了可调延迟线的数量，不仅能够减少电路面积，降低电路的制造成本，还减小了功耗。
在本公开的又一实施例中，参见图9，其示出了本公开实施例提供的一种存储器40组成结构示意图。如图9所示，存储器40至少包括前述的时钟同步电路30。
需要说明的是，由于时钟同步电路30包括前述的延迟锁相环10，通过第一可调延迟线对第一时钟信号进行调整及传输，得到第一目标时钟信号，最后对第一目标时钟信号进行延迟处理，依次得到一组目标时钟信号中的其他目标时钟信号。也就是说，延迟锁相环10中仅需要设置1条主要的可调延迟线（部分情况下还可以包括1条用于模拟的可调延迟线）和相位处理模块，即可产生一组四相位的目标时钟信号。
在一些实施例中，存储器至少符合以下规范之一：DDR3、DDR4、DDR5、DDR6、LPDDR3、LPDDR4、LPDDR5、LPDDR6。
这样，本公开实施例采用如图3、图4、图5或图7的架构来产生一组目标时钟信号，不仅保证了信号质量，同时还可以降低面积和功耗。由于存储器中初始时钟信号的速度较高，所以能够在延迟线很短的情况下就能达到目的，相比于传统架构，能够减少将近一半的能源消耗（Power Consumption）。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (18)

1.一种延迟锁相环，其特征在于，所述延迟锁相环包括：
预处理模块，配置为接收初始时钟信号，对所述初始时钟信号进行预处理，输出第一时钟信号；
第一可调延迟线，配置为接收所述第一时钟信号，对所述第一时钟信号进行调整及传输，输出第一目标时钟信号；
相位处理模块，配置为接收预设控制码和所述第一目标时钟信号，基于所述预设控制码对所述第一目标时钟信号进行延迟处理，输出若干个延迟目标时钟信号；
其中，所述第一目标时钟信号和所述若干个延迟目标时钟信号共同构成一组目标时钟信号；在所述一组目标时钟信号中，相邻的两个时钟信号之间的相位差为预设值。
2.根据权利要求1所述的延迟锁相环，其特征在于，所述预设值为90度；
所述若干个延迟目标时钟信号包括第二目标时钟信号、第三目标时钟信号和第四目标时钟信号。
3.根据权利要求2所述的延迟锁相环，其特征在于，所述相位处理模块包括：
第一延迟链，配置为接收所述预设控制码和所述第一目标时钟信号，基于所述预设控制码对所述第一目标时钟信号进行延迟，输出第二目标时钟信号；
第二延迟链，配置为接收所述预设控制码和所述第二目标时钟信号，基于所述预设控制码对所述第二目标时钟信号进行延迟，输出第三目标时钟信号；
第三延迟链，配置为接收所述预设控制码和所述第三目标时钟信号，基于所述预设控制码对所述第三目标时钟信号进行延迟，输出第四目标时钟信号。
4.根据权利要求3所述的延迟锁相环，其特征在于，
所述预处理模块，具体配置为对所述初始时钟信号进行分频处理和分相处理，输出第一时钟信号和第二时钟信号；其中，所述第一时钟信号的时钟周期是所述初始时钟信号的时钟周期的2倍，所述第二时钟信号的时钟周期和所述第一时钟信号的时钟周期相同，且所述第一时钟信号和所述第二时钟信号的相位差为90度；
所述延迟锁相环还包括时间数字转换模块；其中，
所述时间数字转换模块，配置为接收所述第一时钟信号和所述第二时钟信号，基于所述第一时钟信号和所述第二时钟信号之间的相位差，输出所述预设控制码。
5.根据权利要求4所述的延迟锁相环，其特征在于，所述预设控制码包括A位参数，所述时间数字转换模块包括：
运算模块，配置为接收所述第一时钟信号和所述第二时钟信号，对所述第一时钟信号和所述第二时钟信号进行逻辑运算，输出采样基础信号和采样时钟信号；其中，所述采样基础信号用于指示所述第一时钟信号和所述第二时钟信号的相位差；
第四延迟链，包括串联的A个第一延迟单元，配置为接收所述采样时钟信号，输出A个采样指示信号；其中，第i个所述第一延迟单元输出第i个所述采样指示信号；
采样模块，配置为接收A个所述采样指示信号和所述采样基础信号，并利用第i个所述采样指示信号对所述采样基础信号进行采样处理，输出所述预设控制码中的第i位参数；
其中，i和A均为自然数，i小于或等于A。
6.根据权利要求5所述的延迟锁相环，其特征在于，所述运算模块包括第一触发器、第二触发器、与门和缓冲器；其中，
所述第一触发器的输入端接收电源信号，所述第一触发器的时钟端接收所述第二时钟信号，所述第二触发器的输入端接收所述电源信号，所述第二触发器的时钟端接收所述第一时钟信号；
所述与门的第一输入端与所述第一触发器的负输出端连接，所述与门的第二输入端与所述第二触发器的正输出端连接，所述与门的输出端用于输出所述采样基础信号；
所述缓冲器的输入端与所述第二触发器的正输出端连接，所述缓冲器的输出端用于输出所述采样时钟信号。
7.根据权利要求5所述的延迟锁相环，其特征在于，所述采样模块包括A个第三触发器；其中，
第i个所述第三触发器的输入端接收所述采样基础信号，第i个所述第三触发器的时钟端接收第i个所述采样指示信号，第i个所述第三触发器的正输出端输出所述预设控制码中的第i位参数。
8.根据权利要求7所述的延迟锁相环，其特征在于，
所述时间数字转换模块，还配置为在A个所述第三触发器完成采样处理且所述延迟锁相环完成相位锁定处理之后，将所述预设控制码发送至所述相位处理模块。
9.根据权利要求5所述的延迟锁相环，其特征在于，所述第一延迟链、所述第二延迟链和所述第三延迟链均各自包括串联的A个第二延迟单元，所述预设控制码的第i位参数用于控制第i个第二延迟单元处于开启状态或者关闭状态；
所述第一延迟链，具体配置为利用处于开启状态的所述第二延迟单元对所述第一目标时钟信号进行延迟，输出所述第二目标时钟信号；
所述第二延迟链，具体配置为利用处于开启状态的所述第二延迟单元对所述第二目标时钟信号进行延迟，输出所述第三目标时钟信号；
所述第三延迟链，具体配置为利用处于开启状态的所述第二延迟单元对所述第三目标时钟信号进行延迟，输出所述第四目标时钟信号。
10.根据权利要求5所述的延迟锁相环，其特征在于，所述预设控制码的前B位参数为第一值，所述预设控制码的后（A-B）位为第二值；其中，B为小于或等于A的正整数；
所述第一延迟链、所述第二延迟链和所述第三延迟链均各自包括串联的A个第二延迟单元，所述预设控制码指示将第B个所述第二延迟单元的输出信号作为延迟链的输出信号；
所述第一延迟链，具体配置为通过第1个所述第二延迟单元接收所述第一目标时钟信号，并将第B个所述第二延迟单元的输出信号确定为所述第二目标时钟信号；
所述第二延迟链，具体配置为通过第1个所述第二延迟单元接收所述第二目标时钟信号，并将第B个所述第二延迟单元的输出信号确定为所述第三目标时钟信号；
所述第三延迟链，具体配置为通过第1个所述第二延迟单元接收所述第三目标时钟信号，并将第B个所述第二延迟单元的输出信号确定为所述第四目标时钟信号。
11.根据权利要求9或10所述的延迟锁相环，其特征在于，
串联的A个所述第二延迟单元与串联的A个所述第一延迟单元的结构对应相同。
12.根据权利要求4所述的延迟锁相环，其特征在于，所述预处理模块包括：
接收模块，配置为接收所述初始时钟信号，输出待处理时钟信号；其中，所述待处理时钟信号的时钟周期与所述初始时钟信号的时钟周期相同；
转换模块，配置为接收所述待处理时钟信号，对所述待处理时钟信号进行分频和分相处理，输出所述第一时钟信号和所述第二时钟信号。
13.根据权利要求2-10任一项所述的延迟锁相环，其特征在于，所述延迟锁相环还包括控制模块；其中，
所述控制模块，配置为产生延迟线控制信号；
所述第一可调延迟线，具体配置为接收所述延迟线控制信号，基于所述延迟线控制信号对所述第一时钟信号进行调整及传输，输出所述第一目标时钟信号。
14.根据权利要求13所述的延迟锁相环，其特征在于，所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号在经过对应的信号传输路径后用于数据采样处理；
所述控制模块包括：
反馈模块，配置为接收所述第一时钟信号，输出模拟时钟信号，且所述模拟时钟信号用于模拟所述第一目标时钟信号经过所述信号传输路径后的波形；
检测模块，配置为接收所述第一时钟信号和所述模拟时钟信号，对所述第一时钟信号和所述模拟时钟信号进行相位检测，得到相位检测信号；
调参模块，配置为接收所述相位检测信号，基于所述相位检测信号输出所述延迟线控制信号。
15.根据权利要求14所述的延迟锁相环，其特征在于，所述反馈模块包括：
第二可调延迟线，配置为接收所述第一时钟信号和所述延迟线控制信号，基于所述延迟线控制信号对所述第一时钟信号进行调整及传输，输出复制时钟信号；其中，所述第二可调延迟线与所述第一可调延迟线的结构相同，所述复制时钟信号用于模拟所述第一目标时钟信号的波形；
复制延迟模块，配置为接收所述复制时钟信号，对所述复制时钟信号进行延迟处理，输出模拟时钟信号；其中，所述复制延迟模块用于模拟所述信号传输路径的延时。
16.一种时钟同步电路，其特征在于，所述时钟同步电路包括如权利要求1-15任一项所述的延迟锁相环和数据选择模块，且所述延迟锁相环和数据选择模块之间设置信号传输路径；其中，
所述延迟锁相环，配置为接收初始时钟信号，输出一组目标时钟信号；在所述一组目标时钟信号中，相邻的两个时钟信号之间的相位差为预设值；
所述数据选择模块，配置为经由信号传输路径接收所述一组目标时钟信号，并利用所述一组目标时钟信号对数据信号进行采样及选择输出，得到目标数据信号。
17.一种存储器，其特征在于，所述存储器包括如权利要求16所述的时钟同步电路。
18.根据权利要求17所述的存储器，其特征在于，所述存储器符合DDR5规范。
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