CN116318124B - 一种延迟锁相环和延迟锁相环的锁定方法 - Google Patents

Abstract

本公开的实施例提供一种延迟锁相环和延迟锁相环的锁定方法，包括：可调延时链和延时链控制电路；其中，延时链控制电路被配置为，获取DRAM的运行频率，以及根据DRAM的运行频率输出控制信号至可调延时链；可调延时链被配置为，接收延时链控制电路输出的控制信号，并根据控制信号确定可调延时链的初始起始点，实现可调延时链的初始起始点的快速锁定，降低延迟锁相环的功耗。

Description

一种延迟锁相环和延迟锁相环的锁定方法

技术领域

本公开的实施例涉及半导体存储器技术领域及其它相关技术领域，具体地，涉及适用于一种延迟锁相环和延迟锁相环的锁定方法。

背景技术

动态随机存取存储器(DynamicRandomAccessMemory，DRAM)，也叫主存，是与CPU直接交换数据的内部存储器。它具有随时读写、速度快的特点，通常作为操作系统或其他正在运行中的程序的临时数据存储媒介。

当动态随机存取存储器的内部电路使用外部时钟信号作为输入信号时，由于内部电路的存在，延迟了时钟信号并产生时钟偏斜使的动态随机存取存储器输出的输出时钟信号延迟。为了补偿时钟偏斜以使动态随机存取存储器输出的输出时钟信号与外部时钟信号的相位相等，将一同步控制电路，例如延迟锁相环(DLL，Delay—LockedLoop)电路，嵌入到动态随机存取存储器的内部电路中，DLL接收外部时钟信号并控制存储器数据的输出时间，实现DRAM输出时钟信号与外部时钟信号同步。

但是，在DRAM初始化阶段，DLL电路需要完成相位锁定，通过循环执行相位检测，反馈和调整，最终实现相位锁定，存在较大功耗。

发明内容

本文中描述的实施例提供了一种延迟锁相环和延迟锁相环的锁定方法，以解决现有技术存在的问题。

根据本公开的内容，提供了一种延迟锁相环，所述延迟锁相环包括：可调延时链和延时链控制电路；

其中，所述延时链控制电路被配置为，获取DRAM的运行频率，以及根据所述DRAM的运行频率输出控制信号至所述可调延时链；

所述可调延时链被配置为，接收所述延时链控制电路输出的控制信号，并根据所述控制信号确定可调延时链的初始起始点。

在本公开的一些实施例中，可选的，还包括相位检测电路；

其中，所述相位检测电路被配置为，接收外部时钟信号和所述可调延时链输出的输出时钟信号；

所述延时链控制电路还被配置为，根据所述外部时钟信号和所述输出时钟信号调节所述延迟锁相环中可调延时链的初始起始点以得到目标起始点。

在本公开的一些实施例中，可选的，还包括模式存储模块；

其中，所述模式存储模块被配置为，获取所述DRAM的工作参数，并根据所述工作参数确定所述延时链控制电路的控制参数，其中，所述工作参数至少包括运行频率。

在本公开的一些实施例中，可选的，还包括锁存电路；

其中，所述锁存电路被配置为，在接收到自刷新信号时，存储在接收到自刷新信号时所述可调延时链对应的起始点。

在本公开的一些实施例中，可选的，所述可调延时链包括延时单元和开关单元；

所述开关单元包括多个开关，每一开关对应所述延时单元中的一延迟块，且每一开关被配置为根据所述延时链控制电路输出的控制信号控制对应的延迟块导通。

在本公开的一些实施例中，可选的，所述延时单元包括N个串联的延迟块，所述开关单元包括N个开关；

各所述开关的第一端与对应的延迟块的第一端藕接，各所述开关的第二端依次藕接。

在本公开的一些实施例中，可选的，还包括：接收电路和输出电路；

所述接收电路被配置为接收输入至所述DRAM的外部时钟信号，并将所述外部时钟信号传输至所述可调延时链；

所述输出电路被配置为接收所述可调延时链的输出时钟信号，并将所述输出时钟信号输出。

根据本公开的内容，提供了一种延迟锁相环的锁定方法，包括：

获取DRAM的运行频率；

根据所述DRAM的运行频率确定延迟锁相环中可调延时链的初始起始点；

在接收到延迟锁相环输出的输出时钟信号后，根据所述输出时钟信号与外部时钟信号，调节所述延迟锁相环中可调延时链的初始起始点以得到目标起始点，其中，所述输出时钟信号为所述外部时钟信号为经所述延迟锁相环延迟后输出的时钟信号，所述输出时钟信号的延迟时间与确定的延迟锁相环中可调延时链的初始起始点有关。

在本公开的一些实施例中，可选的，所述根据所述DRAM的运行频率确定延迟锁相环中延迟链的初始起始点，包括：

根据所述DRAM的运行频率，确定与所述运行频率对应的延迟块的数量；

根据所述延迟块的数量，确定延迟锁相环中延迟链的初始起始点。

在本公开的一些实施例中，可选的，所述在接收到延迟锁相环输出的输出时钟信号后，根据所述输出时钟信号与外部时钟信号，调节所述延迟锁相环中可调延时链的初始起始点以得到目标起始点，包括：

在接收到延迟锁相环输出的输出时钟信号后，若所述输出时钟信号相比较所述外部时钟信号延迟，向前调节所述延迟锁相环中可调延时链的初始起始点以得到目标起始点；

在接收到延迟锁相环输出的输出时钟信号后，若所述输出时钟信号相比较所述外部时钟信号提前，向后调节所述延迟锁相环中可调延时链的初始起始点以得到目标起始点。

本申请实施例提供的延迟锁相环和延迟锁相环的锁定方法，通过设置延迟锁相环包括可调延时链和延时链控制电路，延时链控制电路获取DRAM的运行频率，并以及根据DRAM的运行频率输出控制信号至可调延时链；可调延时链接收延时链控制电路输出的控制信号，并根据控制信号确定可调延时链的初始起始点，即通过在延迟锁相环中配置延时链控制电路，延时链控制电路首先根据DRAM的运行频率调整可调延时链的初始起始点，相比较现有技术中直接基于外部时钟信号与输出时钟信号的信号差对可调延时链进行粗调，可减少可调延时链进行反馈检测次数，实现可调延时链的初始起始点的快速锁定，降低延迟锁相环的功耗。

上述说明仅是本申请实施例技术方案的概述，为了能够更清楚了解本申请实施例的技术手段，而可依照说明书的内容予以实施，并且为了让本申请实施例的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。

附图说明

为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：

图1是本公开实施例提供的一种延迟锁相环的结构示意图；

图2是本公开实施例提供一种可调延时链的结构示意图；

图3是本公开实施例提供的另一种延迟锁相环的结构示意图；

图4是本公开实施例提供的又一种延迟锁相环的结构示意图；

图5是本公开实施例提供的一种延迟锁相环的锁定方法的流程示意图；

图6是本公开实施例提供的一种计算机设备的结构示意图。

在附图中，最后两位数字相同的标记对应于相同的元素。需要注意的是，附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语“实施例”并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：存在A，同时存在A和B，存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

在本申请的描述中，除非另有说明，“多个”的含义是指两个以上(包括两个)，同理，“多组”指的是两组以上(包括两组)。

为了使本技术领域的人员更好地理解本申请方案，下面将结合附图，对本申请实施例中的技术方案进行清楚、完整地描述。

基于现有技术存在的问题，本公开实施例提供一种延迟锁相环，图1是本公开实施例提供的一种延迟锁相环的结构示意图，如图1所示，延迟锁相环，包括：可调延时链20和延时链控制电路10；其中，延时链控制电路10被配置为，获取DRAM的运行频率，以及根据DRAM的运行频率输出控制信号至可调延时链20；可调延时链20被配置为，接收延时链控制电路10输出的控制信号，并根据控制信号确定可调延时链的初始起始点。

现有技术中，延迟锁相环的可调延时链由粗调延时链和细调延时链两个部分组成，根据相位检测电路的检测结果增加或减少延时量，即通过获取外部时钟信号以及DRAM输出的输出时钟信号，通过比较外部时钟信号与输出时钟信号调节可调延时链，对可调延时链进行调节的具体过程包括，首先基于外部时钟信号与输出时钟信号的信号差对可调延时链进行粗调，直至外部时钟信号与输出时钟信号的信号相位差足够接近时对可调延时链进行细调，延迟锁相环的相位锁定会经历重复反馈检测和调整延时等操作，由于对延迟锁相环进行相位锁定的操作时间较长，使得延迟锁相环的功耗较大。

基于现有技术存在的问题，通过分析动态随机存取存储器的工作频率可知，DRAM的工作频率较广，即接收的外部时钟信号的频率范围较广，其最高工作频率可以是最低工作频率的2倍，因此，延迟锁相环中可调延时链包括的延迟块的数量需要满足DRAM在最高工作频率时的数量。当DRAM接收的最高工作频率和最低工作频率均采用一条可调延时链，那么当DRAM接收的外部时钟信号为最低工作频率对应的时钟信号时，此时，需要多次的反馈调节可调延时链才能完成粗调，此时电路功耗较高。基于此，本公开实施例提供的延迟锁相环，在满足单一延迟锁相环的可调延时链设计的基础上，降低延迟锁相环的功耗，进而降低DRAM的功耗。

具体的，延迟锁相环包括可调延时链20和延时链控制电路10；延时链控制电路10被配置为，获取DRAM的运行频率，以及根据DRAM的运行频率输出控制信号至可调延时链20；可调延时链20被配置为，接收延时链控制电路10输出的控制信号，并根据控制信号确定可调延时链20的初始起始点。

即通过在延迟锁相环中配置延时链控制电路10，延时链控制电路10首先根据DRAM的运行频率调整可调延时链20的初始起始点，相比较现有技术中直接基于外部时钟信号与输出时钟信号的信号差对可调延时链进行粗调，可减少可调延时链进行反馈检测次数，实现可调延时链的初始起始点的快速锁定，降低延迟锁相环的功耗。

在具体的实施方式中，如图2所示，可调延时链20包括延时单元和开关单元；开关单元包括多个开关22，每一开关对应延时单元中的一延迟块21，且每一开关22被配置为根据延时链控制电路10输出的控制信号控制对应的延迟块21导通。

延时单元包括N个串联的延迟块21，开关单元包括N个开关22；各开关22的第一端与对应的延迟块的第一端藕接，各开关22的第二端依次藕接。

如图2所示，当延时链控制电路根据DRAM的运行频率输出控制信号至可调延时链，此时可调延时链接收延时链控制电路输出的控制信号，并根据控制信号调节可调延时链在起始点A对应的开关导通，此时，延迟锁相环在接收到外部时钟信号后，将接收的外部时钟信号经过一个延迟块后输出；当可调延时链接收延时链控制电路输出的控制信号，并根据控制信号调节可调延时链在起始点B对应的开关导通，此时，延迟锁相环在接收到外部时钟信号后，将接收的外部时钟信号经过四个延迟块后输出，即外部时钟信号经过可调延时链的延迟块的个数与延时链控制电路输出的控制信号有关，而可调延时链在初始状态下延迟的延迟块的个数由DRAM的运行频率决定，可调延时链在初始状态之后延迟的延迟块的个数由外部时钟信号与输出时钟信号的相位差决定，且该延迟块的个数在初始状态下延迟的延迟块的基础上进行调整。

本公开实施例提供的延迟锁相环，通过设置延迟锁相环包括可调延时链和延时链控制电路，延时链控制电路获取DRAM的运行频率，并以及根据DRAM的运行频率输出控制信号至可调延时链；可调延时链接收延时链控制电路输出的控制信号，并根据控制信号确定可调延时链的初始起始点，即通过在延迟锁相环中配置延时链控制电路，延时链控制电路首先根据DRAM的运行频率调整可调延时链的初始起始点，相比较现有技术中直接基于外部时钟信号与输出时钟信号的信号差对可调延时链进行粗调，可减少可调延时链进行反馈检测次数，实现可调延时链的初始起始点的快速锁定，降低延迟锁相环的功耗。

在具体的实施方式中，图3是本公开实施例提供的另一种延迟锁相环的结构示意图，如图3所示，延迟锁相环还包括相位检测电路30，其中，相位检测电路30被配置为，接收外部时钟信号CLK和可调延时链输出的输出时钟信号OUT；延时链控制电路10还被配置为，根据外部时钟信号和输出时钟信号调节延迟锁相环中可调延时链的初始起始点以得到目标起始点。

如图3所示，本公开实施例提供的延迟锁相环还包括相位检测电路30，相位检测电路30接收外部时钟信号CLK和可调延时链20输出的输出时钟信号OUT，并将接收的可调延时链输出的输出时钟信号和外部时钟信号发送至延时链控制电路，使的延时链控制电路根据输出时钟信号与外部时钟信号的信号差调节延迟锁相环中可调延时链的初始起始点以得到目标起始点，本公开实施例提供的延迟锁相环，相比较现有技术中延迟锁相环基于相位检测电路接收的外部时钟信号的输出时钟信号调节可调延时链，延时链控制电路在初始起始点的基础上对可调延时链进行调节，进而得到目标起始点，进一步减少了可调延时链进行反馈检测次数，降低延迟锁相环的功耗。

在具体的实施方式中，如图4所示，延迟锁相环还包括模式存储模块；其中，模式存储模块被配置为，获取DRAM的工作参数，并根据工作参数确定延时链控制电路的控制参数，其中，工作参数至少包括运行频率。

此外，通过设置延迟锁相环还包括模式存储模块40，模式存储模块40用于获取DRAM的工作参数，并根据工作参数确定延时链控制电路10的控制参数，其中，模式存储模块获取的DRAM的工作参数包括DRAM的运行频率，基于DRAM的运行频率确定CL(CASLatency，CAS延迟)，即可调延时链的延迟参数，其中，CL是指内存接收读操作命令开始到输出第一位有效数据的延迟时间，也即从接收到命令到输出第一位有效数据的时间。CL以时钟周期为基本单位，为整数个时钟周期。对于不同工作频率下的DRAM，从接收命令到数据输出的物理延迟时间不会发生改变。当时钟频率增大时，时钟周期减小，CL需要增加。反之，时钟频率减小，时钟周期增大，CL需要减少。

当模式存储模块40获取到DRAM的工作参数后，基于其工作参数确定延时链控制电路10的控制参数，进而使的延时链控制电路10根据控制参数输出控制信号，确定可调延时链的初始起始点。

在上述实施例的基础上，本公开实施例提供的延迟锁相环还包括锁存电路，其中，锁存电路被配置为，在接收到自刷新信号时，存储在接收到自刷新信号时可调延时链对应的起始点。

现有技术中当存储器退出自刷新模式时，延时锁相环需要重新锁定延时锁相环的可调延时链。本申请通过在延迟锁相环中设备锁存电路，锁存电路在接收到自刷新信号时，存储在接收到自刷新信号时可调延时链对应的起始点，即保存锁定后的可调延时链的控制编码，当存储器退出自刷新模式时，基于锁存电路锁定的可调延时链的控制编码，确定可调延时链的起始点，相比现有技术依据工作频率决定起始点，直接从前一次锁定的延时单元开始调节相位将更快地实现锁定。

在具体的实施方式中，延迟锁相环还包括：接收电路和输出电路；接收电路被配置为接收输入至DRAM的外部时钟信号，并将外部时钟信号传输至可调延时链；输出电路被配置为接收可调延时链的输出时钟信号，并将输出时钟信号输出。

在上述实施例的基础上，本公开实施例还提供一种延迟锁相环的锁定方法，如图5所示，延迟锁相环的锁定方法包括：

S110、获取DRAM的运行频率。

S120、根据DRAM的运行频率确定延迟锁相环中可调延时链的初始起始点。

具体的，根据DRAM的运行频率确定延迟锁相环中可调延时链的初始起始点，包括：根据DRAM的运行频率，确定与运行频率对应的延迟块的数量；根据延迟块的数量，确定延迟锁相环中延迟链的初始起始点。

即通过在延迟锁相环中配置延时链控制电路，延时链控制电路首先根据DRAM的运行频率调整可调延时链的初始起始点，相比较现有技术中直接基于外部时钟信号与输出时钟信号的信号差对可调延时链进行粗调，可减少可调延时链进行反馈检测次数，实现可调延时链的初始起始点的快速锁定，降低延迟锁相环的功耗。

具体的，延时链控制电路根据DRAM的运行频率输出控制信号至可调延时链，此时可调延时链接收延时链控制电路输出的控制信号，并根据控制信号调节可调延时链中与控制信号对应的开关导通，此时，延迟锁相环在接收到外部时钟信号后，将接收的外部时钟信号经过与导通开关对应的延迟块延迟后输出。

S130、在接收到延迟锁相环输出的输出时钟信号后，根据输出时钟信号与外部时钟信号，调节延迟锁相环中可调延时链的初始起始点以得到目标起始点。

其中，输出时钟信号为外部时钟信号为经延迟锁相环延迟后输出的时钟信号，输出时钟信号的延迟时间与确定的延迟锁相环中可调延时链的初始起始点有关。

在接收到延迟锁相环输出的输出时钟信号后，根据输出时钟信号与外部时钟信号，调节延迟锁相环中可调延时链的初始起始点以得到目标起始点，包括：

在接收到延迟锁相环输出的输出时钟信号后，若输出时钟信号相比较外部时钟信号延迟，向前调节延迟锁相环中可调延时链的初始起始点以得到目标起始点；在接收到延迟锁相环输出的输出时钟信号后，若输出时钟信号相比较外部时钟信号提前，向后调节延迟锁相环中可调延时链的初始起始点以得到目标起始点。

本公开实施例提供的延迟锁相环接收外部时钟信号和可调延时链输出的输出时钟信号，并将接收的可调延时链输出的输出时钟信号和外部时钟信号发送至延时链控制电路，使的延时链控制电路根据输出时钟信号与外部时钟信号调节延迟锁相环中可调延时链的初始起始点以得到目标起始点，本公开实施例提供的延迟锁相环，相比较现有技术中延迟锁相环基于相位检测电路接收的外部时钟信号的输出时钟信号调节可调延时链，延时链控制电路在初始起始点的基础上对可调延时链进行调节，进而得到目标起始点，进一步减少了可调延时链进行反馈检测次数，降低延迟锁相环的功耗。

本申请实施例还提供了一种计算机设备。具体请参阅图6，图6为本实施例计算机设备基本结构框图。

计算机设备包括通过系统总线相互通信连接存储器410和处理器420。需要指出的是，图中仅示出了具有组件410-420的计算机设备，但是应理解的是，并不要求实施所有示出的组件，可以替代的实施更多或者更少的组件。其中，本技术领域技术人员可以理解，这里的计算机设备是一种能够按照事先设定或存储的指令，自动进行数值计算和/或信息处理的设备，其硬件包括但不限于微处理器、专用集成电路(ApplicationSpecificIntegratedCircuit，ASIC)、可编程门阵列(Field-ProgrammableGateArray，FPGA)、数字处理器(DigitalSignal Processor，DSP)、嵌入式设备等。

计算机设备可以是桌上型计算机、笔记本、掌上电脑及云端服务器等计算设备。计算机设备可以与用户通过键盘、鼠标、遥控器、触摸板或声控设备等方式进行人机交互。

存储器410至少包括一种类型的可读存储介质，可读存储介质包括非易失性存储器(non-volatilememory)或易失性存储器，例如，闪存(flashmemory)、硬盘、多媒体卡、卡型存储器(例如，SD或DX存储器等)、随机访问存储器(randomaccessmemory，RAM)、只读存储器(read-onlymemory，ROM)、可擦写可编程只读存储器(erasableprogrammableread-onlymemory，EPROM)、电可擦写可编程只读存储器(electricallyerasableprogrammableread-onlymemory，EEPROM)、可编程只读存储器(programmableread-onlymemory，PROM)、磁性存储器、磁盘、光盘等，RAM可以包括静态RAM或动态RAM。在一些实施例中，存储器410可以是计算机设备的内部存储单元，例如，该计算机设备的硬盘或内存。在另一些实施例中，存储器410也可以是计算机设备的外部存储设备，例如该计算机设备上配备的插接式硬盘、智能存储卡(SmartMediaCard，SMC)、安全数字(SecureDigital，SD)卡或闪存卡(FlashCard)等。当然，存储器410还可以既包括计算机设备的内部存储单元也包括其外部存储设备。本实施例中，存储器410通常用于存储安装于计算机设备的操作系统和各类应用软件，例如上述方法的程序代码等。此外，存储器410还可以用于暂时地存储已经输出或者将要输出的各类数据。

处理器420通常用于执行计算机设备的总体操作。本实施例中，存储器410用于存储程序代码或指令，程序代码包括计算机操作指令，处理器420用于执行存储器410存储的程序代码或指令或者处理数据，例如运行上述方法的程序代码。

本文中，总线可以是工业标准体系结构(IndustryStandardArchitecture，ISA)总线、外设部件互连标准(PeripheralComponentInterconnect，PCI)总线或扩展工业标准结构(ExtendedIndustryStandardArchitecture，EISA)总线等。该总线系统可以分为地址总线、数据总线、控制总线等。为便于表示，图中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。

本申请的另一实施例还提供一种计算机可读介质，计算机可读介质可以是计算机可读信号介质或者计算机可读介质。计算机中的处理器读取存储在计算机可读介质中的计算机可读程序代码，使得处理器能够执行在上述方法中每个步骤、或各步骤的组合中规定的功能动作；生成实施在框图的每一块、或各块的组合中规定的功能动作的装置。

计算机可读介质包含但不限于电子、磁性、光学、电磁、红外的存储器或半导体系统、设备或者装置，或者前述的任意适当组合，存储器用于存储程序代码或指令，程序代码包括计算机操作指令，处理器用于执行存储器存储的上述方法的程序代码或指令。

存储器和处理器的定义，可以参考前述计算机设备实施例的描述，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

在本申请各个实施例中的各功能单元或模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本申请各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-OnlyMemory，ROM)、随机存取存储器(RandomAccessMemory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (7)

1.一种延迟锁相环，其特征在于，应用于DRAM，所述DRAM运行的最高工作频率和最低工作频率采用同一所述延迟锁相环的可调延时链，所述延迟锁相环包括：可调延时链、延时链控制电路和相位检测电路；

其中，所述延时链控制电路被配置为，获取DRAM的运行频率，以及根据所述DRAM的运行频率输出控制信号至所述可调延时链；

所述相位检测电路被配置为，接收外部时钟信号和所述可调延时链输出的输出时钟信号；

所述可调延时链被配置为，接收所述延时链控制电路输出的控制信号，并根据所述控制信号确定可调延时链的初始起始点，以及根据所述外部时钟信号和所述输出时钟信号调节所述延迟锁相环中可调延时链的初始起始点以得到目标起始点；

所述可调延时链的初始起始点所对应的延迟块的个数与所述DRAM的运行频率有关，所述可调延时链的目标起始点所对应的延迟块的个数由外部时钟信号与输出时钟信号确定，且可调延时链的目标起始点所对应的延迟块的个数在初始起始点所对应的延迟块的个数的基础上进行调整。

2.根据权利要求1所述的延迟锁相环，其特征在于，还包括模式存储模块；

其中，所述模式存储模块被配置为，获取所述DRAM的工作参数，并根据所述工作参数确定所述延时链控制电路的控制参数，其中，所述工作参数至少包括运行频率。

3.根据权利要求1所述的延迟锁相环，其特征在于，还包括锁存电路；

其中，所述锁存电路被配置为，在接收到自刷新信号时，存储在接收到自刷新信号时所述可调延时链对应的起始点。

4.根据权利要求1所述的延迟锁相环，其特征在于，所述可调延时链包括延时单元和开关单元；

所述开关单元包括多个开关，每一开关对应所述延时单元中的一延迟块，且每一开关被配置为根据所述延时链控制电路输出的控制信号控制对应的延迟块导通。

5.根据权利要求4所述的延迟锁相环，其特征在于，所述延时单元包括N个串联的延迟块，所述开关单元包括N个开关；

各所述开关的第一端与对应的延迟块的第一端藕接，各所述开关的第二端依次藕接。

6.根据权利要求1所述的延迟锁相环，其特征在于，还包括：接收电路和输出电路；

所述接收电路被配置为接收输入至所述DRAM的外部时钟信号，并将所述外部时钟信号传输至所述可调延时链；

所述输出电路被配置为接收所述可调延时链的输出时钟信号，并将所述输出时钟信号输出。

7.一种延迟锁相环的锁定方法，基于权利要求1-6任一项所述的延迟锁相环实现，其特征在于，包括：

获取DRAM的运行频率；

根据所述DRAM的运行频率确定延迟锁相环中可调延时链的初始起始点；

在接收到延迟锁相环输出的输出时钟信号后，根据所述输出时钟信号与外部时钟信号，调节所述延迟锁相环中可调延时链的初始起始点以得到目标起始点，其中，所述输出时钟信号为所述外部时钟信号为经所述延迟锁相环延迟后输出的时钟信号，所述输出时钟信号的延迟时间与确定的延迟锁相环中可调延时链的初始起始点有关；

其中，根据所述DRAM的运行频率确定延迟锁相环中可调延时链的初始起始点，包括：

根据所述DRAM的运行频率，确定与所述运行频率对应的延迟块的数量；

根据所述延迟块的数量，确定延迟锁相环中延迟链的初始起始点；

所述在接收到延迟锁相环输出的输出时钟信号后，根据所述输出时钟信号与外部时钟信号，调节所述延迟锁相环中可调延时链的初始起始点以得到目标起始点，包括：

在接收到延迟锁相环输出的输出时钟信号后，若所述输出时钟信号相比较所述外部时钟信号延迟，向前调节所述延迟锁相环中可调延时链的初始起始点以得到目标起始点；

在接收到延迟锁相环输出的输出时钟信号后，若所述输出时钟信号相比较所述外部时钟信号提前，向后调节所述延迟锁相环中可调延时链的初始起始点以得到目标起始点。