CN115576386B - 一种信号延时调节芯片、方法、设备及存储介质 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 37
- 230000015654 memory Effects 0.000 claims abstract description 56
- 238000004891 communication Methods 0.000 claims description 10
- 230000008054 signal transmission Effects 0.000 claims description 5
- 230000001960 triggered effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 19
- 230000005540 biological transmission Effects 0.000 description 7
- 238000004590 computer program Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 101100498818 Arabidopsis thaliana DDR4 gene Proteins 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 102100036725 Epithelial discoidin domain-containing receptor 1 Human genes 0.000 description 2
- 101710131668 Epithelial discoidin domain-containing receptor 1 Proteins 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000010801 machine learning Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001953 sensory effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Theoretical Computer Science (AREA)
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Abstract
本公开提供了一种信号延时调节芯片、方法、设备及存储介质，所述芯片包括：系统锁相环，用于生成多个相位的时钟信号；时钟相位选择器，用于基于预设的时钟选择信号与时钟信号之间的对应关系，从多个相位的时钟信号中，确定出目标时钟选择信号对应的目标相位的时钟信号；时钟相位发送器，用于根据目标相位的时钟信号调节发送给外部DDR存储器的待发送信号的相位，并将调节相位后的待发送信号发送至外部DDR存储器。该芯片不需要额外集成锁相环，可以直接利用芯片的系统锁相环生成的多个相位的时钟信号，用于调节发送给外部DDR存储器的待发送信号的相位，简化了芯片结构，减小了芯片面积，从而降低了芯片功耗。
Description
技术领域
本公开涉及芯片技术领域，尤其涉及一种信号延时调节芯片、方法、设备及存储介质。
背景技术
双倍速率同步动态随机存储器已逐步发展出DDR（Double Data Rate，双倍数据速率）1、DDR2、DDR3、DDR4等几代DDR存储器芯片。DDR PHY（Double Data Rate PhysicalInterface，双倍速率同步动态随机存储器物理层接口）作为SOC（System on Chip，系统级芯片）和外部DDR存储器之间进行数据传输的通道，其功能之一是支持对传输信号的延时进行调节。
传统的调节信号延时的方法是在DDR PHY内部集成一个或多个Deskew_PLL（deskew phase-locked loop，倾斜矫正锁相环）或者DLL（Delay Loop Lock，延迟锁相环）产生多相位时钟，来实现信号延时的调节。
然而这种通过在DDR PHY内部集成Deskew_PLL或者DLL来调节信号延时的方式，会导致芯片面积和功耗的增加。因此，如何在不增加芯片面积和功耗的前提下实现信号延时的调节成为了一个亟待解决的问题。
发明内容
本公开提供了一种信号延时调节芯片、方法、设备及存储介质，以至少解决现有技术中存在的以上技术问题。
根据本公开的第一方面，提供了一种信号延时调节芯片，所述芯片包括：
系统锁相环，用于生成多个相位的时钟信号；
时钟相位选择器，用于基于预设的时钟选择信号与时钟信号之间的对应关系，从所述多个相位的时钟信号中，确定出目标时钟选择信号对应的目标相位的时钟信号，其中，所述目标时钟选择信号为反映了外部DDR存储器与所述芯片之间的信号时延的信号；
时钟相位发送器，用于根据所述目标相位的时钟信号调节发送给所述外部DDR存储器的待发送信号的相位，并将调节相位后的待发送信号发送至所述外部DDR存储器。
在一可实施方式中，所述时钟相位选择器，具体用于根据预设的时钟选择信号与时钟信号之间的对应关系，确定目标时钟选择信号对应的时钟信号是否为预设类型的时钟信号；如果是，将预设相位的时钟信号确定为所述目标时钟选择信号对应的目标相位的时钟信号；如果否，根据所述目标时钟选择信号的相位信息，从所述多个相位的时钟信号中确定出相位满足所述相位信息的时钟信号，作为所述目标时钟选择信号对应的目标相位的时钟信号。
在一可实施方式中，所述时钟相位选择器，具体用于将预设的时钟门控使能信号设置为0；基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号；将预设的时钟门控使能信号设置为1，以使所述目标相位的时钟信号被正常输出；其中，所述时钟门控使能信号用于控制时钟信号的输出，时钟门控使能信号为0表示不输出时钟信号，时钟门控使能信号为1表示正常输出时钟信号。
根据本公开的第二方面，提供了一种信号延时调节方法，应用于信号延时调节芯片，所述方法包括：
当监测到延时调节条件被触发时，确定目标时钟选择信号，其中，所述目标时钟选择信号为反映了外部DDR存储器与所述信号延时调节芯片之间的信号时延的信号；
基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号；
根据所述目标相位的时钟信号调节发送给外部DDR存储器的待发送信号的相位，并将调节相位后的待发送信号发送至所述外部DDR存储器。
在一可实施方式中，所述基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号，包括：
根据预设的时钟选择信号与时钟信号之间的对应关系，确定目标时钟选择信号对应的时钟信号是否为预设类型的时钟信号；
如果是，将预设相位的时钟信号确定为所述目标时钟选择信号对应的目标相位的时钟信号；
如果否，根据所述目标时钟选择信号的相位信息，从所述多个相位的时钟信号中确定出相位满足所述相位信息的时钟信号，作为所述目标时钟选择信号对应的目标相位的时钟信号。
在一可实施方式中，所述基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号，包括：
将预设的时钟门控使能信号设置为0；其中，所述时钟门控使能信号用于控制时钟信号的输出，时钟门控使能信号为0表示不输出时钟信号，时钟门控使能信号为1表示正常输出时钟信号；
基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号；
将预设的时钟门控使能信号设置为1，以使所述目标相位的时钟信号被正常输出。
根据本公开的第三方面，提供了一种电子设备，包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行本公开所述的方法。
根据本公开的第四方面，提供了一种存储有计算机指令的非瞬时计算机可读存储介质，所述计算机指令用于使计算机执行本公开所述的方法。
本公开的信号延时调节芯片、方法、设备及存储介质，不需要在芯片中额外集成Deskew_PLL或者DLL，可以直接利用芯片的系统锁相环生成的多个相位的时钟信号，通过时钟相位选择器选择出目标相位的时钟信号，用于调节发送给外部DDR存储器的待发送信号的相位。因此，本公开提供的信号延时调节芯片相比传统的集成了Deskew_PLL或者DLL的芯片，简化了芯片结构，减小了芯片面积，从而降低了芯片功耗。
应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：
在附图中，相同或对应的标号表示相同或对应的部分。
图1示出了DDR PHY的一种应用示意图；
图2示出了一种传统的调节信号延时的芯片结构示意图；
图3示出了另一种传统的调节信号延时的芯片结构示意图；
图4示出了本公开实施例提供的信号延时调节芯片的一种结构示意图；
图5示出了本公开实施例提供的时钟设计示意图；
图6示出了本公开实施例提供的信号延时调节芯片的系统锁相环生成的多个相位的时钟信号的波形示意图；
图7示出了本公开实施例提供的信号延时调节芯片的时钟相位选择器的结构示意图；
图8示出了本公开实施例提供的信号延时调节芯片的时钟相位选择器的部分结构示意图；
图9示出了本公开实施例提供的信号延时调节方法的一种流程示意图；
图10示出了本公开实施例一种电子设备的组成结构示意图。
具体实施方式
为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
图1示出了DDR PHY的一种应用示意图，如图1所示，CPU、Bus Fabric、DDR CTRL和DDR PHY均是SOC芯片的内部结构，其中，DDR PHY是SOC芯片和外部DDR存储器之间进行数据传输的通道，其功能之一是支持对传输信号的延时进行调节。由于DDR PHY输出的数据通过DDR IO（DDR输入输出接口）可以直接传输给外部的DDR存储器，因此为了使传输的数据在时序上同步，DDR PHY需要对传输信号的延时进行调节。
图2示出了一种传统的调节信号延时的芯片结构示意图，如图2所示，SYS_PLL表示系统锁相环，clk_pll表示系统锁相环生成的时钟信号，CKGEN表示一种时钟信号选择器，clk_dfi表示CKGEN与DDR PHY之间的通信时钟，clk_ref和clk_fb均表示时钟。如图2所示，传统的调节信号延时的方法是在DDR PHY内部集成一个或多个Deskew_PLL，通过Deskew_PLL生成多个相位的时钟信号（如时钟信号clk_ph0、clk_ph1和clk_ph2等），来实现信号延时的调节。
图3示出了另一种传统的调节信号延时的芯片结构示意图，如图3所示，传统的调节信号延时的方法还可以在DDR PHY内部集成一个或多个DLL（如DLL_0、DLL_1、……、DLL_n等），通过DLL生成多个相位的时钟信号（如时钟信号clk_dll_out_0、clk_dll_out_1、……、clk_dll_out_n等），来实现信号延时的调节。
然而不论是通过在DDR PHY内部集成Deskew_PLL来调节信号延时的方式还是通过在DDR PHY内部集成DLL来调节信号延时的方式，都会导致芯片面积和功耗的增加。
为了在不增加芯片面积和功耗的前提下实现信号延时的调节，本公开提供了一种信号延时调节芯片、方法、设备及存储介质。
下面将结合本公开实施例中的附图，对本公开实施例的信号延时调节芯片、方法、设备及存储介质进行描述。
本公开中的外部DDR存储器可以是DDR1、DDR2、DDR3、DDR4等几代存储器中的任意一种。
图4示出了本公开实施例提供的信号延时调节芯片的一种结构示意图，如图4所示，所述芯片包括：
系统锁相环401，用于生成多个相位的时钟信号。
时钟相位选择器402，用于基于预设的时钟选择信号与时钟信号之间的对应关系，从所述多个相位的时钟信号中，确定出目标时钟选择信号对应的目标相位的时钟信号，其中，所述目标时钟选择信号为反映了外部DDR存储器与所述芯片之间的信号时延的信号；
时钟相位发送器403，用于根据所述目标相位的时钟信号调节发送给所述外部DDR存储器的待发送信号的相位，并将调节相位后的待发送信号发送至所述外部DDR存储器。
本公开中，时钟选择信号是基于所述芯片的内部寄存器的值生成的，因此，时钟选择信号受芯片寄存器控制。所述芯片的内部寄存器的值可以根据DDR 信号时序要求以及芯片与外部DDR存储器之间的信号走线的时延差异大小进行设定，因此，目标时钟选择信号可以反映外部DDR存储器与所述芯片之间的信号时延的。具体的，本公开中可以通过软件程序修改芯片的内部寄存器的值，也可以通过硬件状态机修改芯片的内部寄存器的值，进而基于芯片的内部寄存器的值确定出时钟选择信号。
采用本公开的信号延时调节芯片，不需要在芯片中额外集成Deskew_PLL或者DLL，可以直接利用芯片的系统锁相环生成的多个相位的时钟信号，通过时钟相位选择器选择出目标相位的时钟信号，用于调节发送给外部DDR存储器的待发送信号的相位。因此，本公开提供的信号延时调节芯片相比传统的集成了Deskew_PLL或者DLL的芯片，简化了芯片结构，减小了芯片面积，从而降低了芯片功耗。
在一可实施方式中，图5示出了本公开实施例提供的时钟设计示意图，如图5所示，系统锁相环SYS_PLL用于生成多个相位的时钟信号；CKGEN内部设置有多路选择器，用于从SYS_PLL生成的多个相位的时钟信号选择出目标相位的时钟信号；CKGEN与DDRPHY通过时钟clk_dfi、clk_mclk、clk_ca、clk_wdq、clk_wdqs和clk_rdqsg等进行时钟信号传输，DDRPHY可以利用CKGEN选择出的目标相位的时钟信号调节发送给外部DDR存储器的待发送信号的相位，并将调节相位后的待发送信号发送至外部DDR存储器。
仍如图5所示，信号延时调节芯片的DDR PHY的内部各个结构的功能如下：
PHY_CTRL用于通过时钟信号clk_dfi对接DDR_CRTL（DDR控制器）和PHY_SLICE_WRAP；
FIFO用于将clk_dfi时钟域的数据同步到clk_mclk时钟域，以便于在后端实现时减小clk_mclk、clk_ca、clk_wdqs、clk_wdq和clk_rdqsg的时钟延时，使得时序收敛更容易，即可以通过FIFO对clk_dfi和clk_mclk进行异步处理，使得DDR PHY的 slice模块的时钟延时减小，便于后端时序收敛；
PHY_SLICE_WRAP包含多个slice模块，其中，ck_slice用于通过clk_mclk产生输出至DDR存储器的时钟信号的电路；ca_slice可以作为第一类特定信号的接口电路，具体可以使用时钟信号clk_mclk和clk_ca进行数据传输，第一类特定信号包括command（命令）信号和address（地址）信号等；dqs_slice可以作为第二类特定信号的接收和发送电路，具体可以使用时钟信号clk_mclk、clk_wdqs和clk_rdqsg进行数据传输，第二类特定信号可以包括所有dqs信号；dq_slice可以作为第三类特定信号的接收和发送电路，具体可以使用时钟信号clk_mclk和clk_wdq进行数据传输，第二类特定信号可以包括所有dq信号。
仍如图5所示，以DQ信号的位宽为16比特为例，SYS_PLL可以输出8个相位的时钟信号：pll_clk_ph0、pll_clk_ph1、pll_clk_ph2、pll_clk_ph3、pll_clk_ph4、pll_clk_ph5、pll_clk_ph6和pll_clk_ph7。图6示出了本公开实施例提供的信号延时调节芯片的系统锁相环生成的多个相位的时钟信号的波形示意图，如图6所示，时钟信号pll_clk_ph0为零相位的时钟信号，pll_clk_ph1、pll_clk_ph2、pll_clk_ph3、pll_clk_ph4、pll_clk_ph5、pll_clk_ph6和pll_clk_ph7为依次延后1/8相位的时钟信号。
在一可实施方式中，所述时钟相位选择器，具体用于将预设的时钟门控使能信号设置为0；基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号；将预设的时钟门控使能信号设置为1，以使所述目标相位的时钟信号被正常输出；其中，所述时钟门控使能信号用于控制时钟信号的输出，时钟门控使能信号为0表示不输出时钟信号，时钟门控使能信号为1表示正常输出时钟信号。
举例说明，图7示出了本公开实施例提供的信号延时调节芯片的时钟相位选择器的结构示意图。如图7所示，CKGEN为本公开实施例提供的信号延时调节芯片的时钟相位选择器，其内部包括clk_gt模块和clk_mux模块。
clk_gt模块用于利用门控使能信号phy_clk_gt_en对系统锁相环生成的多个相位的时钟信号进行时钟门控，当门控使能信号phy_clk_gt_en为0时，clk_gt模块向和clk_mux模块输出的多个相位的时钟信号不翻转，即不输出时钟信号；当门控使能信号phy_clk_gt_en为1时，clk_gt模块向和clk_mux模块输出的多个相位的时钟信号正常翻转，即正常输出时钟信号。
仍如图7所示，系统锁相环输出的多个相位的时钟信号pll_clk_ph0- pll_clk_ph7经过clk_gt模块后，对应输出时钟信号pll_clk_ph0_gt- pll_clk_ph7_gt。其中，时钟信号不翻转是指时钟信号不存在高低电平变化，时钟信号正常翻转是指时钟信号存在高低电平的变化。
clk_mux模块用于基于预设的时钟选择信号与时钟信号之间的对应关系，从多个相位的时钟信号中，确定出目标时钟选择信号对应的目标相位的时钟信号，其中，目标时钟选择信号为反映了外部DDR存储器与所述芯片之间的信号时延的信号。
图7中，clk_dfi、clk_mclk、clk_ca、clk_wdq、clk_wdqs和clk_rdqsg为不同类型的时钟信号， ca_ph_sel、wdq _ph_sel、wdqs_ph_sel和rdqsg_ph_sel分别为clk_ca、clk_wdq、clk_wdqs和clk_rdqsg对应的时钟选择信号。
由于本公开实施例均是以DQ信号的位宽为16比特为例进行说明，clk_wdq[1:0]是指clk_wdq时钟信号以每8比特为一组分为了clk_wdq[0]和clk_wdq[1]两组，wdq_ph_sel[2:0]是指以0-2三个位宽来传输8比特的时钟选择信号wdq _ph_sel，wdq_ph_sel[5:3]是指以3-5三个位宽来传输8比特的时钟选择信号wdq _ph_sel，wdq_ph_sel[2:0]对应clk_wdq[0]，wdq_ph_sel[5:3]对应clk_wdq[1]。
wdqs_ph_sel与clk_wdq之间的对应关系、rdqsg_ph_sel与clk_rdqsg之间的对应关系同理。wdqs_ph_sel[2:0]对应clk_wdqs[0]，wdqs_ph_sel[5:3]对应clk_wdqs[1]；rdqsg_ph_sel[2:0]对应clk_rdqsg [0]，rdqsg_ph_sel[5:3]对应clk_rdqsg [1]。
图8示出了本公开实施例提供的信号延时调节芯片的时钟相位选择器的部分结构示意图，时钟相位选择器的clk_mux模块可以包括多个多路选择器，图8展示了一种8选1的多路选择器clk_mux_8_1。如图8所示，多路选择器clk_mux_8_1可以根据时钟选择信号ca_ph_sel[2:0]，从多个相位的时钟信号pll_clk_ph0_gt- pll_clk_ph7_gt中，选择出目标相位的时钟信号，并通过与时钟选择信号ca_ph_sel[2:0]对应的clk_ca输出所选择的目标相位的时钟信号。
在一可实施方式中，所述时钟相位选择器，具体用于根据预设的时钟选择信号与时钟信号之间的对应关系，确定目标时钟选择信号对应的时钟信号是否为预设类型的时钟信号；如果是，将预设相位的时钟信号确定为所述目标时钟选择信号对应的目标相位的时钟信号；如果否，根据所述目标时钟选择信号的相位信息，从所述多个相位的时钟信号中确定出相位满足所述相位信息的时钟信号，作为所述目标时钟选择信号对应的目标相位的时钟信号。
其中，预设类型的时钟信号可以包括clk_dfi和clk_mclk。由于clk_dfi和clk_mclk用于在芯片内部进行信号传输，芯片内部的信号之间不存在相位差，因此，clk_dfi和clk_mclk通常选择零相位的时钟信号，则预设相位的时钟信号通常设定为零相位的时钟信号。
采用本公开的信号延时调节芯片，不需要在芯片中额外集成Deskew_PLL或者DLL，可以直接利用芯片的系统锁相环生成的多个相位的时钟信号，通过时钟相位选择器选择出目标相位的时钟信号，用于调节发送给外部DDR存储器的待发送信号的相位。因此，本公开提供的信号延时调节芯片相比传统的集成了Deskew_PLL或者DLL的芯片，简化了芯片结构，减小了芯片面积，从而降低了芯片功耗。并且，可以通过DDR PHY内部的FIFO对clk_dfi和clk_mclk进行异步处理，使得DDR PHY的 slice模块的时钟延时减小，便于后端时序收敛。
根据本公开的实施例，本公开还提供了一种信号延时调节方法，图9示出了本公开实施例提供的信号延时调节方法的一种流程示意图，所述方法应用于本公开提供的应用于信号延时调节芯片，如图9所示，所述方法包括：
S901，当监测到延时调节条件被触发时，确定目标时钟选择信号。
其中，所述目标时钟选择信号为反映了外部DDR存储器与所述芯片之间的信号时延的信号。
本公开中，时钟选择信号是基于所述芯片的内部寄存器的值生成的，因此，时钟选择信号受芯片寄存器控制。所述芯片的内部寄存器的值可以根据DDR 信号时序要求以及芯片与外部DDR存储器之间的信号走线的时延差异大小进行设定，因此，目标时钟选择信号可以反映外部DDR存储器与所述芯片之间的信号时延的。具体的，本公开中可以通过软件程序修改芯片的内部寄存器的值，也可以通过硬件状态机修改芯片的内部寄存器的值，进而基于芯片的内部寄存器的值确定出目标时钟选择信号。目标时钟选择信号可以携带外部DDR存储器中的信号相位信息。
本公开中，如果监测到soc芯片处于启动状态或者监测到soc芯片的状态信息的波动值大于预设波动阈值，表示监测到延时调节条件被触发。其中，芯片的状态信息可以为芯片的温度或芯片的cpu占用率等信息。预设波动阈值为与芯片的状态信息相对应的一个数值，例如，如果芯片的状态信息为芯片的温度，则预设波动阈值可以设定为一个具体的温度，例如45°或50°。
外部DDR存储器可以是DDR1、DDR2、DDR3、DDR4等几代存储器中的任意一种。
S902，基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号。
本公开中，clk_dfi、clk_mclk、clk_ca、clk_wdq、clk_wdqs和clk_rdqsg为不同类型的时钟信号， ca_ph_sel、wdq _ph_sel、wdqs_ph_sel和rdqsg_ph_sel为不同的时钟选择信号。预设的时钟选择信号与时钟信号之间的对应关系为：clk_ca、clk_wdq、clk_wdqs和clk_rdqsg，分别与ca_ph_sel、wdq _ph_sel、wdqs_ph_sel和rdqsg_ph_sel相对应。
以图7为例进行说明，本公开实施例是以DQ信号的位宽为16比特为例，clk_wdq[1:0]是指clk_wdq时钟信号以每8比特为一组分为了clk_wdq[0]和clk_wdq[1]两组，wdq_ph_sel[2:0]是指以0-2三个位宽来传输8比特的时钟选择信号wdq _ph_sel，wdq_ph_sel[5:3]是指以3-5三个位宽来传输8比特的时钟选择信号wdq _ph_sel。则预设的时钟选择信号与时钟信号之间的对应关系具体还可以为：
wdq_ph_sel[2:0]对应clk_wdq[0]，wdq_ph_sel[5:3]对应clk_wdq[1]；wdqs_ph_sel[2:0]对应clk_wdqs[0]，wdqs_ph_sel[5:3]对应clk_wdqs[1]；rdqsg_ph_sel[2:0]对应clk_rdqsg [0]，rdqsg_ph_sel[5:3]对应clk_rdqsg [1]。
以图5为例，本公开中，芯片的系统锁相环SYS_PLL可以生成多个相位的时钟信号，根据目标时钟选择信号的类型，可以确定出与目标时钟选择信号对应的时钟信号的类型，例如，如果目标时钟选择信号为wdq_ph_sel，则可以确定出与wdq_ph_sel对应的时钟信号为clk_wdq。然后还可以根据目标时钟选择信号携带的外部DDR存储器中的信号相位信息，从系统锁相环生成的多个相位的时钟信号中选择目标相位的时钟信号。例如，如果目标时钟选择信号为wdq_ph_sel，且wdq_ph_sel携带的外部DDR存储器中的信号相位信息为与芯片中信号延后1/8相位，则可以将延后1/8相位的时钟信号clk_wdq确定为目标相位的时钟信号。
在一可实施方式中，所述基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号，可以包括如下步骤A1-A3：
步骤A1，根据预设的时钟选择信号与时钟信号之间的对应关系，确定目标时钟选择信号对应的时钟信号是否为预设类型的时钟信号。
其中，预设类型的时钟信号可以包括clk_dfi和clk_mclk。由于clk_dfi和clk_mclk用于在芯片内部进行信号传输，芯片内部的信号之间不存在相位差，因此，clk_dfi和clk_mclk通常选择零相位的时钟信号，则预设相位的时钟信号通常设定为零相位的时钟信号。
步骤A2，如果是，将预设相位的时钟信号确定为所述目标时钟选择信号对应的目标相位的时钟信号。
也就是说，如果目标时钟选择信号对应的时钟信号为clk_dfi或clk_mclk，可以直接将相位的时钟信号clk_dfi或clk_mclk确定为所述目标时钟选择信号对应的目标相位的时钟信号。
步骤A3，如果否，根据所述目标时钟选择信号的相位信息，从所述多个相位的时钟信号中确定出相位满足所述相位信息的时钟信号，作为所述目标时钟选择信号对应的目标相位的时钟信号。
例如，目标时钟选择信号为wdq_ph_sel，则目标时钟选择信号对应的时钟信号不是clk_dfi和clk_mclk，而是clk_wdq，并且，wdq_ph_sel携带的外部DDR存储器中的信号相位信息为与芯片中信号延后3/8相位，则可以将延后3/8相位的时钟信号clk_wdq确定为目标相位的时钟信号。
在另一可实施方式中，所述基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号，可以包括如下步骤B1-B3：
步骤B1，将预设的时钟门控使能信号设置为0。
其中，所述时钟门控使能信号用于控制时钟信号的输出，时钟门控使能信号为0表示不输出时钟信号，时钟门控使能信号为1表示正常输出时钟信号。
步骤B2，基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号。
本步骤的具体实现方式参照步骤A1-A3。
步骤B3，将预设的时钟门控使能信号设置为1，以使所述目标相位的时钟信号被正常输出。
以图7为例，本公开实施例提供的信号延时调节芯片的时钟相位选择器，CKGEN内部clk_mux模块可以利用门控使能信号phy_clk_gt_en对系统锁相环生成的多个相位的时钟信号进行时钟门控，当门控使能信号phy_clk_gt_en为0时，输出的多个相位的时钟信号不翻转，即不输出时钟信号；当门控使能信号phy_clk_gt_en为1时，输出的多个相位的时钟信号正常翻转，即正常输出时钟信号。
本公开实施例可以利用门控使能信号控制时钟信号的输出，在选择出目标相位的时钟信号之前，可以通过将门控使能信号设置为0不输出时钟信号，当选择出目标相位的时钟信号之后可以将门控使能信号设置为1，以正常输出目标相位的时钟信号。其中，时钟信号不翻转是指时钟信号不存在高低电平变化，时钟信号正常翻转是指时钟信号存在高低电平的变化。
S903，根据所述目标相位的时钟信号调节发送给外部DDR存储器的待发送信号的相位，并将调节相位后的待发送信号发送至所述外部DDR存储器。
具体的，可以利用图5所示的信号延时调节芯片的DDR PHY的slice模块将调节相位后的待发送信号发送至外部DDR存储器。
采用本公开的信号延时调节方法，不需要在芯片中额外集成Deskew_PLL或者DLL，可以直接利用芯片的系统锁相环生成的多个相位的时钟信号，通过时钟相位选择器选择出目标相位的时钟信号，用于调节发送给外部DDR存储器的待发送信号的相位。因此，本公开提供的信号延时调节方法相比传统的延时调节方法，简化了芯片结构，减小了芯片面积，从而降低了芯片功耗。
根据本公开的实施例，本公开还提供了一种电子设备和一种可读存储介质。
图10示出了可以用来实施本公开的实施例的示例电子设备1000的示意性框图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本公开的实现。
如图10所示，设备1000包括计算单元1001，其可以根据存储在只读存储器（ROM）1002中的计算机程序或者从存储单元1008加载到随机访问存储器（RAM）1003中的计算机程序，来执行各种适当的动作和处理。在RAM 1003中，还可存储设备1000操作所需的各种程序和数据。计算单元1001、ROM 1002以及RAM 1003通过总线1004彼此相连。输入/输出（I/O）接口1005也连接至总线1004。
设备1000中的多个部件连接至I/O接口1005，包括：输入单元1006，例如键盘、鼠标等；输出单元1007，例如各种类型的显示器、扬声器等；存储单元1008，例如磁盘、光盘等；以及通信单元1009，例如网卡、调制解调器、无线通信收发机等。通信单元1009允许设备1000通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。
计算单元1001可以是各种具有处理和计算能力的通用和/或专用处理组件。计算单元1001的一些示例包括但不限于中央处理单元（CPU）、图形处理单元（GPU）、各种专用的人工智能（AI）计算芯片、各种运行机器学习模型算法的计算单元、数字信号处理器（DSP）、以及任何适当的处理器、控制器、微控制器等。计算单元1001执行上文所描述的各个方法和处理，例如信号延时调节方法。例如，在一些实施例中，信号延时调节方法可被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元1008。在一些实施例中，计算机程序的部分或者全部可以经由ROM 1002和/或通信单元1009而被载入和/或安装到设备1000上。当计算机程序加载到RAM 1003并由计算单元1001执行时，可以执行上文描述的信号延时调节方法的一个或多个步骤。备选地，在其他实施例中，计算单元1001可以通过其他任何适当的方式（例如，借助于固件）而被配置为执行信号延时调节方法。
本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、场可编程门阵列（FPGA）、专用集成电路（ASIC）、专用标准产品（ASSP）、片上系统（SOC）、复杂可编程逻辑设备（CPLD）、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。
用于实施本公开的方法的程序代码可以采用一个或多个编程语言的任何组合来编写。这些程序代码可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器或控制器，使得程序代码当由处理器或控制器执行时使流程图和/或框图中所规定的功能/操作被实施。程序代码可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。
在本公开的上下文中，机器可读介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的程序。机器可读介质可以是机器可读信号介质或机器可读储存介质。机器可读介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器（RAM）、只读存储器（ROM）、可擦除可编程只读存储器（EPROM或快闪存储器）、光纤、便捷式紧凑盘只读存储器（CD-ROM）、光学储存设备、磁储存设备、或上述内容的任何合适组合。
为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置（例如，CRT（阴极射线管）或者LCD（液晶显示器）监视器）；以及键盘和指向装置（例如，鼠标或者轨迹球），用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈（例如，视觉反馈、听觉反馈、或者触觉反馈）；并且可以用任何形式（包括声输入、语音输入或者、触觉输入）来接收来自用户的输入。
可以将此处描述的系统和技术实施在包括后台部件的计算系统（例如，作为数据服务器）、或者包括中间件部件的计算系统（例如，应用服务器）、或者包括前端部件的计算系统（例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互）、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信（例如，通信网络）来将系统的部件相互连接。通信网络的示例包括：局域网（LAN）、广域网（WAN）和互联网。
计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，也可以为分布式系统的服务器，或者是结合了区块链的服务器。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (8)
1.一种信号延时调节芯片，其特征在于，所述芯片包括：
系统锁相环，用于生成多个相位的时钟信号；
时钟相位选择器，用于基于预设的时钟选择信号与时钟信号之间的对应关系，从所述多个相位的时钟信号中，确定出目标时钟选择信号对应的目标相位的时钟信号，其中，所述目标时钟选择信号为反映了外部DDR存储器与所述芯片之间的信号时延的信号；
时钟相位发送器，用于根据所述目标相位的时钟信号调节发送给所述外部DDR存储器的待发送信号的相位，并将调节相位后的待发送信号发送至所述外部DDR存储器，其中，所述时钟相位选择器与所述芯片内的所述时钟相位发送器通过时钟clk_dfi、clk_mclk、clk_ca、clk_wdq、clk_wdqs和clk_rdqsg进行时钟信号传输，所述时钟相位发送器中的FIFO用于将clk_dfi时钟域的数据同步到clk_mclk时钟域，以减小clk_mclk、clk_ca、clk_wdqs、clk_wdq和clk_rdqsg的时钟延时，时钟clk_dfi、clk_mclk、clk_ca、clk_wdq、clk_wdqs和clk_rdqsg均为所述时钟相位选择器与所述时钟相位发送器的通信时钟，clk_mclk 和clk_dfi表示CKGEN与DDR PHY之间不同类型的通信时钟，CKGEN表示所述芯片中的一种时钟信号选择器，所述DDR PHY是所述芯片中和所述外部DDR存储器之间进行数据传输的通道，所述DDRPHY支持对传输信号的进行延时调节。
2.根据权利要求1所述的芯片，其特征在于，所述时钟相位选择器，具体用于根据预设的时钟选择信号与时钟信号之间的对应关系，确定目标时钟选择信号对应的时钟信号是否为预设类型的时钟信号；如果是，将预设相位的时钟信号确定为所述目标时钟选择信号对应的目标相位的时钟信号；如果否，根据所述目标时钟选择信号的相位信息，从所述多个相位的时钟信号中确定出相位满足所述相位信息的时钟信号，作为所述目标时钟选择信号对应的目标相位的时钟信号。
3.根据权利要求1所述的芯片，其特征在于，所述时钟相位选择器，具体用于将预设的时钟门控使能信号设置为0；基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号；将预设的时钟门控使能信号设置为1，以使所述目标相位的时钟信号被正常输出；其中，所述时钟门控使能信号用于控制时钟信号的输出，时钟门控使能信号为0表示不输出时钟信号，时钟门控使能信号为1表示正常输出时钟信号。
4.一种信号延时调节方法，其特征在于，应用于信号延时调节芯片，所述方法包括：
当监测到延时调节条件被触发时，确定目标时钟选择信号，其中，所述目标时钟选择信号为反映了外部DDR存储器与所述信号延时调节芯片之间的信号时延的信号；
基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号；
根据所述目标相位的时钟信号调节发送给外部DDR存储器的待发送信号的相位，并将调节相位后的待发送信号发送至所述外部DDR存储器，其中，所述信号延时调节芯片的时钟相位选择器与时钟相位发送器通过时钟clk_dfi、clk_mclk、clk_ca、clk_wdq、clk_wdqs和clk_rdqsg进行时钟信号传输，所述时钟相位发送器中的FIFO用于将clk_dfi时钟域的数据同步到clk_mclk时钟域，以减小clk_mclk、clk_ca、clk_wdqs、clk_wdq和clk_rdqsg的时钟延时，时钟clk_dfi、clk_mclk、clk_ca、clk_wdq、clk_wdqs和clk_rdqsg均为所述时钟相位选择器与所述时钟相位发送器的通信时钟，clk_mclk 和clk_dfi表示CKGEN与DDR PHY之间不同类型的通信时钟，CKGEN表示所述芯片中的一种时钟信号选择器，所述DDR PHY是所述芯片中和所述外部DDR存储器之间进行数据传输的通道，所述DDR PHY支持对传输信号的进行延时调节。
5.根据权利要求4所述的方法，其特征在于，所述基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号，包括：
根据预设的时钟选择信号与时钟信号之间的对应关系，确定目标时钟选择信号对应的时钟信号是否为预设类型的时钟信号；
如果是，将预设相位的时钟信号确定为所述目标时钟选择信号对应的目标相位的时钟信号；
如果否，根据所述目标时钟选择信号的相位信息，从所述多个相位的时钟信号中确定出相位满足所述相位信息的时钟信号，作为所述目标时钟选择信号对应的目标相位的时钟信号。
6.根据权利要求4所述的方法，其特征在于，所述基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号，包括：
将预设的时钟门控使能信号设置为0；其中，所述时钟门控使能信号用于控制时钟信号的输出，时钟门控使能信号为0表示不输出时钟信号，时钟门控使能信号为1表示正常输出时钟信号；
基于预设的时钟选择信号与时钟信号之间的对应关系，从所述芯片的系统锁相环生成的多个相位的时钟信号中，确定出与所述目标时钟选择信号对应的目标相位的时钟信号；
将预设的时钟门控使能信号设置为1，以使所述目标相位的时钟信号被正常输出。
7.一种电子设备，其特征在于，包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求4-6中任一项所述的方法。
8.一种存储有计算机指令的非瞬时计算机可读存储介质，其特征在于，所述计算机指令用于使计算机执行根据权利要求4-6中任一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211416804.0A CN115576386B (zh) | 2022-11-14 | 2022-11-14 | 一种信号延时调节芯片、方法、设备及存储介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211416804.0A CN115576386B (zh) | 2022-11-14 | 2022-11-14 | 一种信号延时调节芯片、方法、设备及存储介质 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115576386A CN115576386A (zh) | 2023-01-06 |
| CN115576386B true CN115576386B (zh) | 2023-06-27 |
Family
ID=84589523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211416804.0A Active CN115576386B (zh) | 2022-11-14 | 2022-11-14 | 一种信号延时调节芯片、方法、设备及存储介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115576386B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115905071B (zh) * | 2023-03-09 | 2023-07-07 | 天津普智芯网络测控技术有限公司 | 一种高速高精度的数据传输系统和方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101577541A (zh) * | 2008-05-09 | 2009-11-11 | 联发科技股份有限公司 | 分频器、分频方法及使用该分频器的锁相环路 |
| KR102653891B1 (ko) * | 2016-11-30 | 2024-04-02 | 삼성전자주식회사 | 지연 클록 신호의 위상을 보간하기 위한 위상 보간기 및 이를 포함하고, 위상이 보간된 클록 신호를 이용하여 데이터 샘플링을 수행하는 장치 |
| CN110336545B (zh) * | 2019-06-14 | 2020-08-04 | 东南大学 | 一种支持宽频率范围的双向自适应时钟电路 |
| CN110995388B (zh) * | 2019-11-28 | 2021-03-30 | 电子科技大学 | 一种分布式的共享时钟触发调延系统 |
-
2022
- 2022-11-14 CN CN202211416804.0A patent/CN115576386B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN115576386A (zh) | 2023-01-06 |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |