CN115905071B - 一种高速高精度的数据传输系统和方法 - Google Patents
一种高速高精度的数据传输系统和方法 Download PDFInfo
- Publication number
- CN115905071B CN115905071B CN202310221583.XA CN202310221583A CN115905071B CN 115905071 B CN115905071 B CN 115905071B CN 202310221583 A CN202310221583 A CN 202310221583A CN 115905071 B CN115905071 B CN 115905071B
- Authority
- CN
- China
- Prior art keywords
- data
- speed
- interface
- tested
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Dc Digital Transmission (AREA)
Abstract
本发明提供一种高速高精度的数据传输系统和方法，包括有接收高速的串行数据并转换成低速的并行数据，依据并行数据其每路数据到达采样口时间获取每路数据的延时值，依据延时值调整每路数据的输出延时，接收端同步接收并行数据。本发明能够使控制模块高速高精度的获取的待测模块反馈数据，以便控制模块及时给待测芯片反馈，有效的缩短待测芯片其测试时间，同时提高了传输数据的准确性。
Description
技术领域
本发明涉及ADC测试技术领域，具体涉及一种高速高精度的数据传输系统和方法。
背景技术
JESD204B接口的最高速度可达12.5 Gbps/ lane，使用帧结构的串行数据链路，并在数据链路中嵌入时钟和校准字符。该接口通过减少设备之间的布线数量，从而减少了布局布线的匹配需求，并消除了建立和保持时间约束问题，最终简化了高速转换器数据接口的实现。JESD204B的实现需要在数据传输之前建立一个链接，因此需要新的挑战和技术来识别接口是否正常工作，如果没有正常工作，该如何处理。
搭建的ADC测试系统包括有控制模块和待测芯片。实际检测待测芯片时待测芯片与控制模块之间有信息交互，以便控制模块和待测芯片之间信息互通，完成整个测试过程。但随着半导体技术的发展，ADC的处理速度和处理精度也不断提升。若控制模块和待测芯片之间使用常规的数据传输接口（控制模块和待测芯片之间的数据交互时间长），影响待测芯片的测试速度和精度。
发明内容
有鉴于此，本发明要解决的问题是提供一种高速高精度的数据传输系统和方法，能够使控制模块高速高精度的获取的待测模块反馈数据，以便控制模块及时给待测芯片反馈，有效的缩短待测芯片其测试时间，同时提高了传输数据的准确性。
为解决上述技术问题，本发明采用的技术方案是：
一种高速高精度的数据传输系统和方法，包括有接收高速的串行数据并转换成低速的并行数据，依据并行数据其每路数据到达采样口时间获取每路数据的延时值，依据延时值调整每路数据的输出延时，接收端同步接收并行数据。
进一步的，所述延时值的获取方法：以所有路中最晚到达采样口的时刻为基准时刻，获取其他路数据到达采样口时刻与基准时刻的差值以生成延时值。
进一步的，包括数据互通的控制模块和待测芯片，所述控制模块上设置有并行接口，所述待测芯片上设置有204B接口，所述并行接口通过GT模块与204B接口数据互通；
所述GT模块包括有PLL模块，所述PLL模块获取每路的时钟信号和延时值，依据延时值调整时钟信号的相位，使对应路内数据延时设定时间输出。
进一步的，用于将模拟信号转化为数字信号、解码带10B/8B的高速信号、解码出时钟信号的PMA模块，用于将高速的串行数据转化为低速的并行数据的PCS模块。
进一步的，所述；所述控制模块为FPGA，所述FPGA的并行接口一次最多只能调用8个lane，
待测芯片输出lane不少于8个时，所述FPGA内设置有若干个IP接口，每个所述IP接口对应一个GT模块，若干所述GT模块的复位信号相与以同时控制对应的IP接口复位，若干IP接口同时给待测芯片发送同步复位信号，使待测芯片、若干IP接口同时复位及完成复位。
进一步的，所述待测芯片包括有ADC。
进一步的，所述待测芯片的204B接口的型号为JESD204B。
本发明具有的优点和积极效果是：
通过使用JESD204B接口传输待测芯片输出的高速串行的传输数据，GT模块将高速串行的传输数据转换成低速并行的传输数据，控制模块使用接收并行数据的IP接口接收低速并行的传输数据。通过使用GT模块和IP接口高速高精度的接收待测芯片的反馈数据，以便控制模块及时给出反馈（使待测芯片进行下一步动作），有效的缩短待测芯片其测试时间，同时提高了传输数据的准确性。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1是本发明的一种高速高精度的数据传输系统和方法的ADC测试系统图；
图2是本发明的一种高速高精度的数据传输系统和方法的并行数据未延时时的波形的先后示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，当组件被称为“固定于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。本文所使用的术语“垂直的”、 “ 水平的”、“ 左”、“ 右”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
本发明提供一种高速高精度的数据传输系统和方法，如图1所示系统，包括有待测芯片，待测芯片通过204B接口与控制模块数据互通。优选的，204B接口的型号为JESD204B，用于高速传输串行数据。待测芯片给出交互数据，并通过204B接口高速传输。
控制模块内配置有GT模块和IP接口，GT模块用于将高速串行的传输数据转换成低速并行的传输数据，IP接口用于同步接收多路并行数据，实现待测芯片与控制模块之间高速的数据传输，以使控制模块快速给出控制反馈。
待测芯片为ADC，控制模块为FPGA，通过JESD204B实现FPGA与ADC的数据交互。实际测试时，FPGA接收ADC给出的交互数据，FPGA依据交互数据给出控制反馈，控制ADC进行下一步动作，完成测试的整个过程。
以FPGA型号ADC12DJ3200，待测芯片为待测ADC为例：FPGA的一个并行接口（IP接口）可同时接收8lane（八路数据），FPGA内设置有GT模块，GT模块用于将高速串行数据转换成低速并行数据，并分别调整并行数据内每一路的延时，保证8lane的串行数据同步输出，并行接口同步且快速的采集大量数据。
GT模块包括有PMA模块、PCS模块和PLL模块。PMA模块用于将外部的模拟信号转化为数字信号，并解码带10B/8B的ADC返回的高速信号（高速串行数据），PMA模块还解码出ADC附带的时钟信号。PCS模块用于将高速的串行数据转化为低速的并行数据。PLL模块获取时钟信号，并通过改变时钟信号的相位来调整每路数据的延时，以保证不同lane内数据同时到达并行接口。
如图2所示，画出了三路传输时间，分别为S1路、S2路、S3路，通常情况，采样口的采样时长为T4，但通常采样口的采样时长有限（T4有上限），常规采样存在某路数据漏采的情况。
由于S1路最晚到达采样口，S1路与S2路之间的时间差为T2，S1路与S3路之间的时间差为T3。PLL模块使S2路延时T2，S3路延时T3，使S1路、S2路、S3路的数据可同时到达采样口，采样口的采样时间不小于T1即可，有效缩短采样时长且提高采样的准确性，以实现FPGA高速高精度的采样。
PLL模块延时的具体方法为：以最晚到达采样口时的一路数据为基准时刻，获取其他路数据到达采样口时刻与基准时刻的差值以生成延时值，依据延时值调整对应路径其时钟信号的相位，使应路径内数据延时输出，保证若干lane数据同时进入采样口并进行采样。
上述方法使多路并行数据尽可同步到达采样口，以便同时采样，提高采样速度的同时，可有效缩短采样口的采样时长，提高FPGA与待测ADC之间数据交互的效率，缩短待测ADC的测试时间。
为进一步提高FPGA与待测ADC之间数据交互速度，待测ADC的数据输出通道为16lane。由于FPGA的并行接口一次最多只能调用8个lane，此时FPGA需要使用两个并行接口（分别命名为IP1 接口和IP2接口）同时接收数据，才能够同步接收到16lane的数据。
但实际使用中IP1接口和IP2接口的复位时间并不同步，对应使IP1接口和IP2接口的采样时间不同步，实际测试时，IP1 回复的测试数据正确，IP2回复的数据错误，导致采集回的数据结果不正确。
为保证IP1 接口和IP2接口同步复位，使IP1 接口和IP2接口分别对应一个GT模块，两个GT模块的复位信号相与来同时控制IP1接口和IP2接口复位，IP1接口和IP2接口同时给待测ADC发送同步复位信号，使待测ADC、IP1接口和IP2接口同时复位及完成复位，使得IP1接口和IP2接口计算出的确定性延时相同（采集数据开始的时间相同），以提高主控模块接收数据的准确性（降低采样口出现提前采样或延后采样的概率）。
GT模块输出16lane的串行数据同时到达IP1接口和IP2接口，IP1 接口和IP2接口依据设定的确定性延时进行同步采样，由于16lane的串行数据同步到达和同步采样，IP1接口和IP2接口的采样窗口短（IP1 接口和IP2接口开始采样到结束采样的时间短），实现数据的高速高精度采样。
以上对本发明的实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明范围所作的均等变化与改进等，均应仍归属于本专利涵盖范围之内。
Claims (5)
1.一种高速高精度的数据传输系统，其特征在于，包括数据互通的控制模块和待测芯片，所述控制模块上设置有用于传输并行数字信号的并行接口，所述待测芯片包括有ADC，所述待测芯片上设置有用于高速传输串行模拟信号的204B接口，所述并行接口通过GT模块与204B接口数据互通；
所述GT模块包括有用于将模拟信号转化为数字信号、解码带10B/8B的高速串行数据、解码出时钟信号的PMA模块，用于将高速的串行模拟信号转化为低速的并行数字信号的PCS模块；
所述GT模块包括有PLL模块，所述PLL模块获取低速的并行数字信号内每路的时钟信号和延时值，依据延时值调整时钟信号的相位，使对应路内数据延时设定时间输出。
2.据权利要求1所述的一种高速高精度的数据传输系统，其特征在于，所述控制模块为FPGA，所述FPGA的并行接口一次最多只能调用8个lane；
所述GT模块输出lane不少于8个时，所述FPGA内设置有若干个并行传输数字信号的IP接口，每个所述IP接口对应一个GT模块，若干所述GT模块的复位信号相与以同时控制对应的IP接口复位，若干IP接口同时给待测芯片发送同步复位信号，使待测芯片、若干IP接口同时复位及完成复位。
3.据权利要求1所述的一种高速高精度的数据传输系统，其特征在于，所述待测芯片的204B接口的型号为JESD204B。
4.一种高速高精度的数据传输方法，基于权利要求1-3任意一项所述的一种高速高精度的数据传输系统，其特征在于，包括有接收高速的串行数据并转换成低速的并行数据，依据并行数据其每路数据到达采样口时间获取每路数据的延时值，依据延时值调整每路数据的输出延时，接收端同步接收并行数据。
5.据权利要求4所述的一种高速高精度的数据传输方法，其特征在于，所述延时值的获取方法：以所有路中最晚到达采样口的时刻为基准时刻，获取其他路数据到达采样口时刻与基准时刻的差值以生成延时值。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310221583.XA CN115905071B (zh) | 2023-03-09 | 2023-03-09 | 一种高速高精度的数据传输系统和方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310221583.XA CN115905071B (zh) | 2023-03-09 | 2023-03-09 | 一种高速高精度的数据传输系统和方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115905071A CN115905071A (zh) | 2023-04-04 |
| CN115905071B true CN115905071B (zh) | 2023-07-07 |
Family
ID=86491956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310221583.XA Active CN115905071B (zh) | 2023-03-09 | 2023-03-09 | 一种高速高精度的数据传输系统和方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115905071B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103684432A (zh) * | 2013-12-05 | 2014-03-26 | 龙芯中科技术有限公司 | 多相位时钟产生系统的时钟锁定方法及装置 |
| CN109889211A (zh) * | 2018-12-24 | 2019-06-14 | 中国电子科技集团公司第二十研究所 | 一种应用于相控阵雷达的多通道射频直采和产生电路 |
| CN113300799A (zh) * | 2021-07-26 | 2021-08-24 | 牛芯半导体(深圳)有限公司 | 适用于jesd204b协议的时钟同步方法、电路及逻辑设备 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107181552B (zh) * | 2016-03-10 | 2018-11-09 | 大唐移动通信设备有限公司 | 同步信号传输方法及装置、fpga |
| CN107634756A (zh) * | 2017-10-20 | 2018-01-26 | 中国科学技术大学 | 基于fpga和pll的高精度数据延时可调系统 |
| CN109286483A (zh) * | 2018-11-13 | 2019-01-29 | 珠海格力电器股份有限公司 | 一种采集数据的方法和设备 |
| CN110798211B (zh) * | 2019-09-30 | 2023-05-23 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 并行adc采样系统传输路径延时误差的通用校准方法 |
| CN111565046B (zh) * | 2020-05-27 | 2023-04-28 | 中国科学技术大学 | 基于jesd204b的多板同步采集电路与方法 |
| CN111988104B (zh) * | 2020-08-20 | 2023-06-27 | 上海三思电子工程有限公司 | 多路数据同步传输方法、装置、数据端设备、系统和介质 |
| CN112260689B (zh) * | 2020-09-28 | 2023-10-13 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 自适应延时补偿串行adc采样系统采样校准方法 |
| CN112367144A (zh) * | 2020-10-20 | 2021-02-12 | 西北工业大学 | 基于ldpc与并行qpsk调制的高速数据传输系统及实现方法 |
| CN113078909B (zh) * | 2021-03-23 | 2023-01-31 | 汕头市超声检测科技有限公司 | 一种基于fpga的多通道高速串行lvds数据整序方法及电路 |
| CN113535620B (zh) * | 2021-06-29 | 2023-03-07 | 电子科技大学 | 一种多通道同步高速数据采集装置 |
| CN115576386B (zh) * | 2022-11-14 | 2023-06-27 | 南京芯驰半导体科技有限公司 | 一种信号延时调节芯片、方法、设备及存储介质 |
-
2023
- 2023-03-09 CN CN202310221583.XA patent/CN115905071B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103684432A (zh) * | 2013-12-05 | 2014-03-26 | 龙芯中科技术有限公司 | 多相位时钟产生系统的时钟锁定方法及装置 |
| CN109889211A (zh) * | 2018-12-24 | 2019-06-14 | 中国电子科技集团公司第二十研究所 | 一种应用于相控阵雷达的多通道射频直采和产生电路 |
| CN113300799A (zh) * | 2021-07-26 | 2021-08-24 | 牛芯半导体(深圳)有限公司 | 适用于jesd204b协议的时钟同步方法、电路及逻辑设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN115905071A (zh) | 2023-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN206711081U (zh) | 一种基于同步技术的多通道高速串行数据采集系统 | |
| CN104378114B (zh) | 一种实现多通道模数转换器同步的方法 | |
| CN112187276B (zh) | 多通道dac采样同步系统 | |
| CN104022828B (zh) | 一种基于异步通信模式的光纤数据传输方法 | |
| CN104950770A (zh) | 可控的高速多通道信号采集控制电路系统及其控制方法 | |
| CN101951313A (zh) | 一种基于fpga的sfi4.1装置 | |
| CN113078909B (zh) | 一种基于fpga的多通道高速串行lvds数据整序方法及电路 | |
| CN113190291B (zh) | 一种基于片上网络数据采集的可配置协议转换系统及方法 | |
| CN101576610B (zh) | 一种在示波器中提高数据采样精度的装置和方法 | |
| CN111193891A (zh) | 一种基于FPGA的Camera Link数据接收系统及传输方法 | |
| CN106970679B (zh) | 一种基于时间-数字转换器电路的多芯片同步结构 | |
| CN111953320A (zh) | 用于图像传感器的高精度同步模数混合信号发生器 | |
| CN108919707A (zh) | 一种64通道高精度数据采集系统 | |
| CN115905071B (zh) | 一种高速高精度的数据传输系统和方法 | |
| CN112543025B (zh) | 基于矩阵化的高速串行ad采样及数据处理系统及方法 | |
| CN108513401A (zh) | 一种实时同步的大型场景控制系统及其实现方法 | |
| CN209517099U (zh) | 多通道模数转换系统 | |
| CN113595713B (zh) | 一种基于多通道采集的接收数据对齐方法及系统 | |
| CN101572538A (zh) | 半导体装置 | |
| CN103763089A (zh) | 多核高速dac同步发送iq调制信号的装置及方法 | |
| CN113534888A (zh) | 一种基于fpga的多张vpx板卡时间同步方法和装置 | |
| CN113708764A (zh) | 一种基于fpga的多片高速dac同步系统 | |
| CN117076372B (zh) | 通信信号接收接口电路和通信方法 | |
| CN217588068U (zh) | 一种基于高速usb的多通道同步电力采集卡 | |
| CN109617552B (zh) | 多通道模数转换系统及其转换方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |