CN104022828B - 一种基于异步通信模式的光纤数据传输方法 - Google Patents

Abstract

本发明涉及一种基于异步通信模式的光纤数据传输方法，所采用的高速数据传输电路采用FPGA芯片内部功能设计方式实现，所实现的逻辑功能包括数据产生、数字时钟管理模块、时钟补偿、数据检测、格雷码计数的异步FIFO缓存和Aurora协议逻辑控制，其中，数据产生、数字时钟管理、时钟补偿、数据检测和Aurora协议逻辑控制功能采用FPGA标准设置方式实现，改进之处在于基于格雷码计数的异步FIFO缓存、时钟网络的产生和传输电路功能的实现。本发明采用基于格雷码计数方式的异步FIFO缓存与Aurora协议相结合的光纤数据传输方法，从而提高数据传输的准确性。

Description

一种基于异步通信模式的光纤数据传输方法

技术领域

本发明涉及生产过程监控系统数据传输技术和光纤通信技术领域，尤其涉及一种针对基于Aurora协议的光纤通信数据传输系统中数据传输方法。

背景技术

随着现代生产过程监控系统的规模不断扩大、实时性的提高，系统的监控数据量也在不断地增加。针对大数据量的实时、长距离的传输问题，对传输数据的准确性提出了更高的要求。近年来，随着数字电子技术、测试技术、以及通信技术的快速发展，尤其是差分串行信号传输、时钟数据恢复(ClockDataRecovery，CDR)以及信道均衡化等新兴技术的出现，为高速数据采集与通信带来了很大的便利。在高速数据传输系统中，采用基于光纤通信的高速数据传输方案，可解决大部分高速数据传输问题。随着光纤传输系统性能的提高以及功能的不断增强，对光纤传输的带宽和实时性等要求越来越严格。数据信号在不同芯片、板卡、模块和系统之间传输过程中传输速率的匹配性、信号编码的准确性等，成为数据高速传输中的重要问题。

为了解决上述由于远距离通信带来的传输实时性和数据准确性等问题，在光纤通信系统的设计方面已有相应的典型光纤通信电路，如图1所示。其中在线调试接口电路采用JTAG(JointTestActionGroup，联合测试行为组织接口)国际标准协议，支持测试电路的在线下载和调试功能；程序配置电路采用串行外围接口(SerialPeripheralInterface，SPI)FlashPROM与现场可编程门阵列(FieldProgrammableGataArray，FPGA)以SPI配置模式连接，并存储配置程序；针对高性能差分信号的传输，FPGA作为数据处理核心控制芯片，内嵌了高速串行吉比特(GigabitTransceiverwithLowPower，GTP)收发模块，为高速数据的串行传输提供了保障；光电转换电路采用了小型可插拔(SmallForm-factorPluggables，SFP)的千兆位光纤收发模块，是一种将差分电信号转化成单模光纤信号的转换模块，能够在远距离的通信中可靠运行和高速传输，这样既解决了传统印刷电路板(PrintedCircuitBoard，PCB)电路布局布线复杂的问题，又提供了远距离通信的解决方案；单端时钟电路的驱动时钟信号，为FPGA内部各部分的逻辑提供异步复位信号；高精度差分时钟电路采用差分时钟晶振提供时钟信号，为内嵌在FPGA中的GTP收发模块和电路的时钟网络提供差分时钟信号；电源管理电路为各个模块提供稳定可靠的电源输入，对于光纤转换电路，设计滤波网络，为转换模块中的接收器和发送器提供独立稳定的电源电压。

在光纤通信传输技术实现的逻辑设计中，新型点对点的串行传输Aurora协议的提出，保证了光纤通信中高速数据传输的信道稳定性和时钟的同步性，能够有效地解决光纤传输中对带宽和实时性的要求。基于Aurora协议的典型设计方案如图2所示，通过修改数据产生和检测模块的逻辑，可实现基本的光纤通信。一些光纤通信技术的研究者在传输方法上也做了大量的研究，其中申请号为201210128968.3的《一种基于Aurora协议进行FPGA板间高速互连的方法》提出了一种基于四通道小型可插拔(QuadSmallForm-factorPlug-gable，QSFP)的超高速传输的解决方案。但在此类解决方案中，尚未明确给出如何实现异步通信，而且没有明确提出数据传输过程中提高数据准确性的方法和准确性指标。因此，为了解决光纤数据传输的误码率问题，需要设计一种方法提高传输数据的准确性以及提供相应的验证方法。

发明内容

本发明旨在克服现有光纤高速数据传输准确性问题存在的不足，提出一种能够提高传输数据准确性的基于异步通信模式的光纤数据传输方法。本发明采用基于格雷码计数方式的异步FIFO缓存与Aurora协议相结合的光纤数据传输方法，从而提高数据传输的准确性。本发明的技术方案如下：

一种基于异步通信模式的光纤数据传输方法，所采用的高速数据传输电路采用FPGA芯片内部功能设计方式实现，所实现的逻辑功能包括数据产生、数字时钟管理模块、时钟补偿、数据检测、格雷码计数的异步FIFO缓存和Aurora协议逻辑控制，其中，数据产生、数字时钟管理、时钟补偿、数据检测和Aurora协议逻辑控制功能采用FPGA标准设置方式实现，其特征在于，基于格雷码计数的异步FIFO缓存、时钟网络的产生和传输电路功能的实现为：

(1)异步FIFO缓存功能：针对电路中不同时钟域异步的问题，在FPGA内部逻辑中采用基于格雷码计数的异步FIFO；在发送端，写时钟控制下、非满信号与由数据产生提供的发送数据使能信号有效时，先将RAM数据地址通过二进制转换为格雷码数值，再利用格雷码数值将发送数据地址分配到双端口RAM中，同时将发送数据写入RAM；读时钟控制下、非空信号与Aurora协议逻辑控制单元接收使能信号有效时，从RAM中读取数据地址，并将数据发送到Aurora协议逻辑控制单元；读写时钟同步器将时钟信号进行同步；在接收端，写时钟控制下非满信号与接收使能信号有效时，通过格雷码计数方式将数据地址分配到双端口RAM中，同时将接收到的数据写入RAM；读时钟控制下、非空信号与数据检测逻辑单元使能信号有效时，从RAM中读取数据地址，并将数据发送到数据检测逻辑单元，执行相应处理逻辑；

(2)时钟网络产生功能：有源晶振通过电平转换产生的差分时钟，由GTP串行收发模块专用时钟引脚输入，在时钟产生器(ClockGenerator)内部增加数字锁相环(Phase-lockedloops，PLL)，使得输入的差分时钟信号经过差分输入时钟缓冲器(IBUFDS)，对时钟偏移和时钟漂移进行补偿，得到稳定的单端时钟信号，送入Aurora协议逻辑控制单元；经过Aurora协议逻辑控制单元得到的输出时钟信号(GTPCLKOUT)，经过一级时钟缓冲器(BUFIO2)送入时钟网络；在数字时钟管理模块驱动下，产生Aurora内部逻辑所需的系统时钟信号(SYS_CLK)和用户逻辑所需的用户时钟信号(USER_CLK)，所述的用户逻辑所需的用户时钟信号(USER_CLK)即是所述的逻辑功能使用的时钟信号；时钟补偿用于控制发送数据端时钟补偿序列；

(3)传输电路功能的实现：具有异步FIFO连接数据产生和数据检测与Aurora协议逻辑控制功能，将数据进行缓冲，匹配数据发送速率与Aurora协议逻辑控制速率；当数据发送时，由数据产生功能生成的数据，经由异步FIFO传输到Aurora协议逻辑控制单元，由Aurora协议转换为串行差分信号，传输到SFP光电转换模块转换成光信号经由光纤发送；当数据接收时，由SFP光电转换模块将接收的光信号转换成差分信号，经由Aurora协议转换为接收数据信号，通过异步FIFO将数据缓存，缓存的数据被用于数据检测，实现数据传输。

本发明在异步FIFO中利用格雷码计数方式能够减少数据地址跳变中出错的概率，采用两级触发器串联方式同步时钟信号，能够降低亚稳态的影响；基于格雷码计数方式的异步FIFO缓存与Aurora协议相结合的光纤传输方法能够在光纤数据传输过程中减少误码的产生，提高数据传输的准确性。

附图说明

图1典型的光纤高速数据传输电路结构图。

图2典型Aurora协议传输方案逻辑功能图。

图3基于改进的光纤高速数据传输电路的逻辑功能图。

图4异步FIFO逻辑功能图。

图5时钟网络分配图。

图6Aurora协议接收时序图。

图7Aurora协议发送时序图。

图8数据传输方案仿真图。

图9自收发测试数据采样图。

图10全双工互收发测试数据采样图。

具体实施方式

首先对本发明的传输方法的技术方案进行描述：

本发明的基于异步通信模式的光纤数据传输方法，所采用的高速数据传输电路的基本框架如图3所述，采用FPGA芯片内部功能设计方式实现，所实现的逻辑功能包括数据产生、数字时钟管理模块、时钟补偿、数据检测、格雷码计数的异步FIFO缓存和Aurora协议逻辑控制，其中，数据产生、数字时钟管理、时钟补偿、数据检测和Aurora协议逻辑控制功能采用FPGA标准设置方式实现。本发明的传输方法，改进之处在于基于格雷码计数的异步FIFO缓存、时钟网络的产生和传输电路功能的实现几个部分：

(1)异步FIFO缓存功能：针对电路中不同时钟域异步的问题，在FPGA内部逻辑中采用基于格雷码计数的异步FIFO，结构框图如图4所示；在发送端，写时钟控制下、非满信号与由数据产生提供的发送数据使能信号有效时，先将RAM数据地址通过二进制转换为格雷码数值，再利用格雷码数值将发送数据地址分配到双端口RAM中，同时将发送数据写入RAM；读时钟控制下、非空信号与Aurora协议逻辑接收使能信号有效时，从RAM中读取数据地址，并将数据发送到Aurora协议逻辑；读写时钟同步器将时钟信号进行同步；在接收端，写时钟控制下非满信号与接收使能信号有效时，通过格雷码计数方式将数据地址分配到双端口RAM中，同时将数据写入RAM；读时钟控制下、非空信号与数据检测逻辑使能信号有效时，从RAM中读取数据地址，并将数据发送到数据检测逻辑，执行相应处理逻辑。

在不同时钟域读写地址每次变化需要加1，当写地址在读时钟域采样，以及读地址在写时钟域采样时，由于异步操作，二进制计数在相邻编码状态跳变时采样数据的误码率变大，出现亚稳态位数变多，本发明通过在异步FIFO内将数据地址通过二进制转换为格雷码数值，由于在相邻编码状态跳变时，仅有一个bit发生变化，这样在跨时钟域读写地址采样时，降低了数据跳变引起的误码率。

(2)时钟网络产生功能：时钟网络分配逻辑如图5所示；有源晶振通过电平转换产生的差分时钟，由GTP串行收发模块专用时钟引脚输入，在时钟产生器(ClockGenerator)内部增加数字锁相环(Phase-lockedloops，PLL)，使得输入的差分时钟信号经过差分输入时钟缓冲器(IBUFDS)，对时钟偏移和时钟漂移进行补偿，得到稳定的单端时钟信号，送入Aurora协议逻辑控制单元；经过Aurora协议逻辑控制得到的输出时钟信号(GTPCLKOUT)，经过一级时钟缓冲器(BUFIO2)送入时钟网络；在数字时钟管理模块驱动下，产生Aurora内部逻辑所需的系统时钟信号(SYS_CLK)和用户逻辑所需的用户时钟信号(USER_CLK)，所述的用户逻辑所需的用户时钟信号(USER_CLK)即是所述的逻辑功能使用的时钟信号；时钟补偿用于控制发送数据端时钟补偿序列；

(3)传输电路功能的实现：采用异步FIFO连接数据产生和数据检测与Aurora协议逻辑控制功能，将数据进行缓冲，匹配数据发送速率与Aurora协议逻辑控制速率；当数据发送时，由数据产生功能生成的数据，经由异步FIFO传输到Aurora协议逻辑控制，由Aurora协议转换为串行差分信号，传输到SFP光电转换模块转换成光信号经由光纤发送；当数据接收时，由SFP光电转换模块将接收的光信号转换成差分信号，经由Aurora协议转换为接收数据信号，通过异步FIFO将数据缓存，发送到数据检测功能，实现数据传输。

下面针对实施例进一步说明：在本实施例中，除了给出基于异步通信模式的光纤数据传输方法外，还给出了误码率的测试方法。本实施例既能够实现低误码率、高可靠性的全双工数据通信，又可同时实现误码率测试。包括：(1)传输功能仿真。将控制逻辑在集成软件仿真环境中进行仿真验证，保证系统能够在仿真环境中正常可靠的运行；(2)误码率测试。将控制逻辑加载到设计的硬件控制电路板中，测试方案的传输性能，以及传输数据的准确性。

根据Aurora协议标准，采用流数据传输方式，发送时序图如图6所示，其中TX_SRC_RDY_N为低代表数据有效，TX_DST_RDY_N为低代表准备好接受数据，DO_CC为高时进行时钟补偿，TX_D[0:(wn-1)]为发送的流数据信息。相应的接收时序图如图7所示，RX_SRC_RDY_N为低时代表数据有效，RX_D[0:(wn-1)]为接收到的流数据信息。在Aurora协议的基础上，再生成的设计中修改数据产生和数据检测模块，并加入基于格雷码计数的异步FIFO模块，完成流数据信息的缓存，实现数据的发送和接收。

采用Xilinx公司Spartan6系列的XC6SLX45T，封装是FGG484，速度等级是-2，功能仿真软件是ISESimulator(VHDL/Verilog)，硬件描述语言是Verilog，并在ISESimulator中编写Testbench文件。将系统中光纤接口的串行差分信号RXP、RXN和TXP、TXN连接，形成仿真回路，设定差分时钟输入为125MHZ，例化系统设计模块，并在顶层设置对应接口，进行仿真，等待初始化配置完成，进行全局逻辑复位，可以得到系统传输功能仿真图如图8所示。通过数据产生模块发送16位数据TX_DATA_R，并在中间状态插入参考数值H003C数据帧，在数据检测模块接收到16位数据RX_DATA_R的同时，进行误码统计得出当前时刻误码计数值err_count，由功能仿真图中可以看出发送和接收的高速串行差分数据传输可靠，误码计数值始终为0，发送和接收到的数据一致，符合设计要求。

连接测试电路和计算机，将光纤尾纤插入SFP光模块内，外部时钟晶振采用单端有源晶振，通过电平转换器为GTP模块提供专用的125MHz差分时钟信号，采用异步通信模式测试传输线路的误码产生。利用Flash存储配置信息，完成对FPGA逻辑控制电路的程序下载功能。内部逻辑的实现过程是：通过IMPACT下载工具，将配置信息通过数据总线串行加载到Flash中，重新上电之后，实现FPGA自动配置。在发送端将数据产生模块生成的测试数据，缓存在16位异步FIFO中，当数据达到饱和，通过FIFO的缓冲模块将16位数据信号传输给Aurora协议逻辑单元，在内部协议的封装下转换成高速串行差分信号TXP和TXN，通过Aurora协议逻辑单元驱动SFP光模块将电信号转换成光信号，经由光纤尾纤发送给差分数据接收端；在接收端，通过Aurora协议逻辑单元驱动的SFP光模块接收到光信号并转换成高速串行差分信号RXP和RXN，再把转换后的数据通过异步FIFO将接收到的数据信号传输给数据检测模块进行校验，最终将发送和接收到的数据通过逻辑分析，对误码进行统计。得出误码率测试结果。

单板的自收发测试时，在系统项目中加入集成控制(IntegratedContorller，ICON)核与集成逻辑分析(IntegrateLogicAnalyzer，ILA)核，再次调用ChipScope逻辑分析仪，将插入的IBERT核换成新生成的核信息，观察内部信号的实时性，观察当前时刻的采样数据，得到误码率测试图9所示，发现err_count的错误计数值始终为0，观察到的发送信号和接收信号以及内部转换的数据信号，在图中得到的传输结果一致，验证了该方案设计的正确性和可行性，由于数据传输采集信号有104个数据延时，根据时钟频率计算出数据延时时间为832ns，满足功能测试的要求，能够达到实际传输的指标。

两板间互收发测试时，在系统项目中加入ICON核与LIA核，重新观察内部信号当前时刻的采样数据信息，得到图10所示结果，可以看出数据传输过程中，系统传输稳定可靠，err_count错误计数值始终为0，实现了板间通信的测试验证，满足传输数据的准确性。

Claims (1)

1.一种基于异步通信模式的光纤数据传输方法，所采用的高速数据传输电路采用FPGA芯片内部功能设计方式实现，所实现的逻辑功能包括数据产生、数字时钟管理模块、时钟补偿、数据检测、格雷码计数的异步FIFO缓存和Aurora协议逻辑控制，其中，数据产生、数字时钟管理、时钟补偿、数据检测和Aurora协议逻辑控制功能采用FPGA标准设置方式实现，其特征在于，基于格雷码计数的异步FIFO缓存、时钟网络的产生和传输电路功能的实现为：

(1)异步FIFO缓存功能：针对电路中不同时钟域异步的问题，在FPGA内部逻辑中采用基于格雷码计数的异步FIFO；在发送端，写时钟控制下、非满信号与由数据产生提供的发送数据使能信号有效时，先将RAM数据地址通过二进制转换为格雷码数值，再利用格雷码数值将发送数据地址分配到双端口RAM中，同时将发送数据写入RAM；读时钟控制下、非空信号与Aurora协议逻辑控制单元接收使能信号有效时，从RAM中读取数据地址，并将数据发送到Aurora协议逻辑控制单元；读写时钟同步器将时钟信号进行同步；在接收端，写时钟控制下非满信号与接收使能信号有效时，通过格雷码计数方式将数据地址分配到双端口RAM中，同时将接收到的数据写入RAM；读时钟控制下、非空信号与数据检测逻辑单元使能信号有效时，从RAM中读取数据地址，并将数据发送到数据检测逻辑单元，执行相应处理逻辑；

(2)时钟网络产生功能：有源晶振通过电平转换产生的差分时钟，由GTP串行收发模块专用时钟引脚输入，在时钟产生器(ClockGenerator)内部增加数字锁相环(Phase-lockedloops，PLL)，使得输入的差分时钟信号经过差分输入时钟缓冲器(IBUFDS)，对时钟偏移和时钟漂移进行补偿，得到稳定的单端时钟信号，送入Aurora协议逻辑控制单元；经过Aurora协议逻辑控制单元得到的输出时钟信号(GTPCLKOUT)，经过一级时钟缓冲器(BUFIO2)送入时钟网络；在数字时钟管理模块驱动下，产生Aurora内部逻辑所需的系统时钟信号(SYS_CLK)和用户逻辑所需的用户时钟信号(USER_CLK)，所述的用户逻辑所需的用户时钟信号(USER_CLK)即是所述的逻辑功能使用的时钟信号；时钟补偿用于控制发送数据端时钟补偿序列；

(3)传输电路功能的实现：具有异步FIFO连接数据产生和数据检测与Aurora协议逻辑控制功能，将数据进行缓冲，匹配数据发送速率与Aurora协议逻辑控制速率；当数据发送时，由数据产生功能生成的数据，经由异步FIFO传输到Aurora协议逻辑控制单元，由Aurora协议转换为串行差分信号，传输到SFP光电转换模块转换成光信号经由光纤发送；当数据接收时，由SFP光电转换模块将接收的光信号转换成差分信号，经由Aurora协议转换为接收数据信号，通过异步FIFO将数据缓存，缓存的数据被用于数据检测，实现数据传输。