CN105573949A - Vpx架构具有jesd204b接口的采集处理电路 - Google Patents

Vpx架构具有jesd204b接口的采集处理电路 Download PDF

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CN105573949A CN201510903618.3A CN201510903618A CN105573949A CN 105573949 A CN105573949 A CN 105573949A CN 201510903618 A CN201510903618 A CN 201510903618A CN 105573949 A CN105573949 A CN 105573949A
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秦艳召
明蕾
庄东曙
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Nanjing Panda Handa Technology Co Ltd
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Panda Electronics Group Co Ltd
Nanjing Panda Handa Technology Co Ltd
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    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4063Device-to-bus coupling
    • G06F13/4068Electrical coupling

Abstract

本发明公开了一种VPX架构具有JESD204B接口的采集处理电路,该电路以3片具有JESD204B输出的ADC以及FPGA和多核DSP为核心,支持SRIO,PCIE,GMAC协议,DSP与VPX通过PCIE和GMAC互联,FPGA与VPX通过GTX以及LVDS互联,FPGA与DSP之间通过SRIO互联,FPGA及DSP外部DDR3存储容量均超过2Gbyte,板卡尺寸为标准3U?VPX标准。本发明解决了现有信号采集处理电路多片ADC的同步处理难度大、占用资源多、处理速度慢、存储容量小、数据吞吐量小、通用性差的问题,具有处理速度快、存储速率高、数据吞吐量大、通用性强的优点。

Description

VPX架构具有JESD204B接口的采集处理电路
技术领域
[0001 ]本发明涉及一种VPX架构具有JESD204B接口的采集处理电路,属于信号处理领域。
背景技术
[0002]信号采集处理平台主要应用于雷达信号侦测接收、宽带通信数字接收机、电子对抗、高性能数字仪表、电力、航天测控等需要多路高速信号处理的场合。
[0003]随着信号带宽的提高,ADC的采样率及位宽越来越高,需要信号采集处理电路具有大容量的板上数据存储能力,对信号处理能力的要求越来越高,需要高性能实时处理的FPGA芯片和用于复杂信号分析的多核DSP芯片配合使用才能实现信号的实时处理。
[0004]在宽带信号处理领域,特别是需要阵列信号处理的领域,多通道相位一致性要求较高,传统信号采集处理平台多采用多片并行CMOS或并行LVDS输出的ADC来实现信号采集,多路ADC输出的大量并行信号不仅占用大量的1资源,同时由于多通道同步性要求,需要对大量数据线进行等长和阻抗控制,对PCB的布局布线技术要求较高,此外,多片并行ADC输出的数据也很难做到严格的相位一致性,后端多通道的相位校准比较困难。
[0005]传统的高性能的信号采集处理电路多采用信号采集与信号处理分开的方式,不利于系统的小型化,因此需要一种多路信号采集与信号处理结合的电路。
[0006]传统的的数据采集处理电路多采用CPCI等并行总线的接口,存在信号传输能力差、信号处理能力不强、抗干扰能力差、通用性不强等缺点。宽带信号领域要求平台具有信号的高速传输能力,高可靠性,通用性强等,普通总线的传输能力也成为信号传输的瓶颈。迫切需要一种新型总线标准的平台来说实现信号的高速可靠传输的信号处理平台。
[0007]综上所述,传统的信号采集处理电路无法满足当前需求,迫切要求一种具有多通道相位一致性好、强大的实时或准实时处理信号处理能力、大容量存储、高速传输的能力、通用性强的信号采集处理电路。
发明内容
[0008]为克服现有技术的不足,本发明提供了一种VPX架构具有JESD204B接口的采集处理电路。
[0009]本发明采取的技术方案是:一种VPX架构具有JESD204B接口的采集处理电路,其包括ADC同步采集电路,FPGA处理器,DSP处理器,CPLD控制器,VPX接插件,存储电路和电源电路,所述ADC同步采集电路包括晶振,时钟产生芯片,具有JESD204B接口的ADC和时钟分配芯片,所述晶振的输出端与时钟产生芯片的输入端连接,时钟产生芯片的输出端分别连接ADC和时钟分配芯片,所述时钟分配芯片的输出端分别连接ADC和FPGA处理器,ADC通过JESD204B接口与FPGA处理器连接,所述FPGA处理器同时还分别连接DSP处理器、CPLD控制器和VPX接插件,FPGA处理器和DSP处理器之间通过SPI接口直接相连,并且通过EMIF和GP1接口传输命令、以及通过SR1接口传输数据,所述VPX接插件分为PO端口、Pl端口和P2端口,所述PO端口连接系统电源、参考时钟,和I2C管理总线,Pl端口连接FPGA处理器和DSP处理器,P2端口连接FPGA处理器和CPLD控制器。
[0010] 所述Pl端口与FPGA处理器之间连接的信号有:4路GTX、16对LVDS信号和8路LVCMOS信号,Pl端口与DSP处理器之间连接的信号有:4对千兆网SGMII信号,4对PCIE信号,同时PI端口上还有8对LVDS信号连接到底板上;所述P2端口与FPGA处理器之间连接的信号有:24路LVCMOS信号和16对LVDS信号,P2端口与CPLD控制器之间连接的信号有:16路LVCMOS信号。
[0011] 所述存储电路包括DDR3 SDARM,NAND Flash和NOR Flash,所述FPGA处理器连接有DDR3 SDARM和NOR Flash,DSP处理器上连接有DDR3 SAARM,NAND Flash和NOR Flash。
[0012] 所述FPGA处理器模式加载通过NOR FLASH,或者通过DSP处理器的SPI接口加载,或者由CPLD控制器以Slave Serial的方式加载配置。
[0013] 所述DSP处理器外部的Nand Flash和NOR Flash分别连接到DSP处理器的EMIF总线上。
[0014] 所述DSP处理器通过PHY芯片与标准千兆网接口 RJ45互联,然后直接连接到VPX接插件上。
[0015] 所述FPGA处理器采用XC7K325T处理器,所述DSP处理器采用TMS320C66788处理器,CPLD控制器采用XC3S400AN-4FTG256I控制器。
[0016] 所述ADC使用双通道的AD9250芯片,AD9250芯片共三片并且相互并列与FPGA处理器连接。
[0017] 所述时钟分配芯片选用零延时的时钟buffer,时钟分配芯片产生4路SYSREF信号,其中3路输入到3片ADC上,I路输出到FPGA处理器中。
[0018] 一种利用上述的电路实现ADC同步处理的方法,同步分为3个阶段来完成:代码组同步,初始通道同步及数据传输阶段;
首先,利用FPGA处理器的JESD204B的IP核根据GTX收到的ADC采集的数据来恢复ADC的链路时钟,同时输出一路同步请求SYNO信号到ADC,ADC收到SYNO请求信号后通过所有lane发送K字符给FPGA处理器,FPGA处理器根据接收的K字符判断接收的ADC数据的比特和字边界,在接收到连续4个K字符后,取消局部多帧时钟边界上的同步请求,实现代码组同步;
其次,FPGA将SYNO信号拉高发送给ADC,ADC收到该信号后,发送信道对齐序列,同时时钟分配芯片向ADC和FPGA处理器发送SYSREF信号,需要同步的器件收至IjSYSREF信号后,利用该信号复位本地LMFC,同时释放SYNO,FPGA处理器收到对齐序列后,会对接收数据进行FIFO缓冲,直到所有通道都收到完整的对齐序列,然后进行信道的重新对齐,此时FPGA可判断ADC内部lane的同步完成,可以进行数据传输,如果后期FPGA收到的数据有错误,可重启上述过程。
[0019]本发明的有益效果是:本发明解决了现有信号采集处理电路多片ADC的同步处理难度大、占用资源多、处理速度慢、存储容量小、数据吞吐量小、通用性差的问题;其具有多通道相位校准简单、处理速度快、存储速率高、数据吞吐量大、通用性强的优点,可广泛应用于通信、雷达、导弹、遥感、图像处理等领域。
附图说明
[0020]图1是本发明的电路原理框图。[0021 ]图2是VPX接插件的主要信号连接示意图。
[0022]图3是路同步采集时钟方案图。
具体实施方式
[0023]下面结合附图和具体实施例对本发明进行详细说明。
[0024] 如图1至图3所示,一种VPX架构具有JESD204B接口的采集处理电路,其包括ADC同步采集电路,FPGA处理器,DSP处理器,CPLD控制器,VPX接插件,存储电路和电源电路,所述ADC同步采集电路包括晶振,时钟产生芯片,具有JESD204B接口的ADC和时钟分配芯片,所述晶振的输出端与时钟产生芯片的输入端连接,时钟产生芯片的输出端分别连接ADC和时钟分配芯片,所述时钟分配芯片的输出端分别连接ADC和FPGA处理器,ADC通过JESD204B接口与FPGA处理器连接,所述FPGA处理器同时还分别连接DSP处理器、CPLD控制器和VPX接插件,FPGA处理器和DSP处理器之间通过SPI接口直接相连,并且通过EMIF和GP1接口传输命令、以及通过SR1接口传输数据,所述VPX接插件分为PO端口、Pl端口和P2端口,所述PO端口连接系统电源、参考时钟,和12C管理总线,Pl端口连接FPGA处理器和DSP处理器,P2端口连接FPGA处理器和CPLD控制器。
[0025] 本发明中,所述Pl端口与FPGA处理器之间连接的信号有:4路GTX、16对LVDS信号和8路LVCMOS信号,Pl端口与DSP处理器之间连接的信号有:4对千兆网SGMII信号,4对PCIE信号,同时PI端口上还有8对LVDS信号连接到底板上;所述P2端口与FPGA处理器之间连接的信号有:24路LVCMOS信号和16对LVDS信号,P2端口与CPLD控制器之间连接的信号有:16路LVCMOS信号。
[0026] 所述存储电路包括DDR3 SDARM,NAND Flash和NOR Flash,所述FPGA处理器连接有DDR3 SDARM和NOR Flash,DSP处理器上连接有DDR3 SAARM,NAND Flash和NOR Flash。所述FPGA处理器模式加载通过NOR FLASH,或者通过DSP处理器的SPI接口加载,或者由CPLD控制器以Slave Serial的方式加载配置。所述DSP处理器外部的Nand Flash和NOR Flash分别连接到DSP处理器的EMIF总线上。所述DSP处理器通过PHY芯片与标准千兆网接口 RJ45互联,然后直接连接到VPX接插件上。所述FPGA处理器采用XC7K325T处理器,所述DSP处理器采用TMS320C66788处理器,CPLD控制器采用XC3S400AN-4FTG256I控制器。所述ADC使用双通道的AD9250芯片,AD9250芯片共三片并且相互并列与FPGA处理器连接。所述时钟分配芯片选用零延时的时钟buffer,时钟分配芯片产生4路SYSREF信号,其中3路输入到3片ADC上,I路输出到FPGA处理器中。
[0027]实施例。
[0028] 1、基于多路串行ADC+FPGA+多核DSP的电路设计。
[0029] 如图1所示:该电路基于多路具有JESD204B接口的ADC,FPGA以及多核信号处理芯片DSP组成。该电路可实现对6路中频信号的信号采集,数据高速传输、大容量存储和实时信号处理功能。
[0030]板上共有I片TMS320C66788和I片K7 XC7K325T-2FFG900I FPGA作为主处理器。TMS320C66788内有8个主频可达 1.256取的066叉内核,外挂268 DDR3 SDRAM、32MB BPI NORFlash、2GB NAND Flash和I片千兆网PHY芯片。TMS320C66788与FPGA之间采用EMIF16和 16根GP1接口互联,用于传输命令;TMS320C66788与FPGA直接通过SR1接口传输数据;TMS320C66788与FPGA直接通过SPI 口接口 ASP通过PHY芯片与标准千兆网接口 RJ45互联,一路直接连接到VPX接插件上。
[0031] FPGA采用Xilinx的K7 XC7K325T-2FFG900I,每片分别外挂2组32bits位宽的DDR3SDARM,总容量为2GBJPGA可通过外挂的BPI Flash加载配置文件,也可由CPLD以SlaveSerial的方式加载配置文件。在接口设计方面,FPGA分别通过32对LVDS,多组LVCMOS以及GTX 4X与外部接口互联。
[0032] 主控芯片采用的是CPLD芯片,该芯片的型号为XC3S400AN-4FTG256I。实现板卡的上电顺序控制和主要芯片工作方式配置。
[0033] 本板卡基于XiIinx公司的FPGA XC7K325T-2FFG900I芯片,该芯片pin_to_pin兼容FPGA XC7K410T-2FFG900, XC7K325T具有326080个逻辑单元,16020Kb BlockRAM,840个DSPSlice,500个1,I个PCIE@Gen2模块,并且具有16路GTX收发器,最高速率可达12.5Gb/s。
[0034]主FPGA的主要功能为:接收多路ADC采集的数据,校准多路数据的相位后,将接收的数据进行数据预处理,包括数字下变频、数字信道化等,并将处理后的数据经过高速Rapid 1接口传给DSP。为保证数据处理的连续性及相关算法对长时间连续数据的需求,可以将数据直接存储到板上的DDR3中,后续再做数据分析。
[0035] DSP选用的是TI的8核处理器芯片TMS320C6678,每个核具有1.25GHz的运行频率,并且C6678核同时具备320GMAC的定点和160GFL0P的浮点处理能力。其外设集成了新一代的SR102.1、PC1-E2.0和HyperLink等高速接口。另外,内部互联也采用新的TeraNet开关互联技术,具有非常高的速率。
[0036] DSP主要功能是用来对FPGA预处理后的数据做进一步的数据分析和处理,比如信号特征分析、提取等,处理后的数据通过千兆网口传给上位机PC做信数据库比对、显示信号方位信息、频谱信息、信号特征等结果。
[0037] ADC采集部分使用3片2通道的AD9250芯片实现。ADC选用ADI的双通道14bit250MHz采样率的ADC采集芯片,该芯片典型指标具有70dB以上的SNR,88dBc的SH)R,通道间的隔离度不低于95dB,同时,该芯片使用1.8V供电,最大功耗不超过711mW。并且有两路JESD204B接口输出,最高速率支持5Gbps。
[0038] ADC采集部分的主要功能是:ADC采集的6路数据通过JESD204B接口传给FPGA JPGA收到采集的多路数据后,首先进行各路数据相位对齐工作,然后再进行数据预处理。
[0039] 板上FPGA对外接口为FPGA的4路GTP接口,最高支持12.5Gbps,设计速率5Gbps,FPGA与DSP之间通信接口为EMIF16接口以及4路SR1接口,DSP对外互联通信接口主要为PCIE接口、2个RJ45千兆网口、SP1、UART及GP1等。
[0040] XC7K325T共有16个GTX收发器,最大速率可达12.5Gbps,本设计中通过内部变频可实现1.256匕?8、2.56匕?8、3.1256匕?8和56匕?8等多种不同的波特率,16路6了乂中其中有4路与DSP的SR1进行通信。FPGA的GTX有4路通过VPX接插件Pl经底板与其他信号处理板进行通信。其中FPGA为发送端,设计速率5Gbps,4组为接收端,接收其他板卡通过底板传来的GTX信号。FPGA的GTX接口其中6路与ADC的JESD204B接口连接。其余的连接到VPX底板上。
[0041 ] FPGA除高速接口外,还预留多组LVDS信号及单端LVCOMS信号,这些信号通过VPX接插件与外部板卡进行数据及控制命令交互。
[0042] DSP的高速串行接口Rapid 1接口,该接口通过VPX接插件Pl连接到底板上,可以实现不同信号处理板之间的互联。该接口通过4对差分信号传输数据,以满足高速数据的传输。该接口还有一组Rapid 1发送时钟,一组Rapid 1接收时钟。两路PCIE从DSP通过VPX接插件与其他板卡连接。
[0043] DSP的中断设计:DSP的外中断分可屏蔽中断和不可屏蔽中断,可屏蔽中断由GP1[0:15]来产生,其中6?10[0:7]与0)1^[0:7]——对应,GP10[8:15]可以给任意⑶REn发中断,也可以使用一个GP1n给多个核同时发中断。所以,本板将外来的中断信号接入到FPGA,然后通过FPGA由GP1给多个DSP发中断。
[0044]可屏蔽中断有专门的外输入管脚NMI#,该管脚需要配合C0RESEL[0:3]和LRESETOMIEN#信号选择对哪一个内核产生匪I#中断,在本系统中将通过匪I#管脚与配置FPGA连接。
[0045] 板上存储资源:板上存储资源包括DDR3,NAND Flash,NOR Flash。其中FPGA和DSP外部选用的DDR3芯片为Micron公司单芯片容量4Gb,位宽为16bit的MT41J256M16HA-125,DSP外部的Nand Flash和NOR Flash分别连接到DSP的EMIF16总线上。
[0046] FPGA的外部Flash芯片选用Xi I inx K 7系列FPG A的I Gb的平台F I a s hPC28F00AP30TFA。其中,FPGA外挂一片NOR FLASH用于BPI模式加载;也可通过DSP的SPI加载FPGA0
[0047] DSP部分的NOR Flash选用的为256Mb 的JS28F256P30BF,NAND Flash选用的为2GB的 ffl^gFieGOSABBCAMHDSP 的 Flash 挂到 EMIF16 总线上。
[0048] FPGA及DSP外部存储器均有超过2Gbyte的DDR3存储器。DDR3选用的是Micron公司的位宽16bit,容量4Gb的MT41J256M16HA-125,DDR3的最高传输速率为1600Mb/s。
[0049] FPGA上外挂两组32bits位宽的DDR3 SDARM,总容量为2GB,每组由两片DDR3构成32bit 8Gb的DDR3共16Gb的数据存储能力。两组DDR3可以单独使用,也可以进行乒乓操作,两组DDR3还可以组成一个64bit 16Gb的存储空间
DSP上外挂5片单芯片容量为4Gb的DDR3芯片,其中有4片容量为4Gb位宽为16bit的DDR3芯片分为两组,每组为32bit,容量8Gb。此外,还有片符号ECC标准的容量为4Gb的DDR3芯片。DSP的DDR3部分共组成20Gb的存储空间。
[0050] 2、高可靠性3U VPX接口设计。
[0051 ]如图2所不,VPX标准是一种新型的尚速总线标准,VPX总线支持多种尚速串彳丁总线协议,如Rapid10、PCIE、光纤通道和万兆以太网等。VPX核心交换可提供32对差分对,每对差分对理论上可提供1Gbps的数据交换能力,此外,VPX总线电源能力强大,5V最高提供115W功率,12V提供384W,48V提供768W。在散热方面,VPX提供了多种散热方式,VPX良好的散热和加固性能满足军事和航天领域严苛的应用环境。
[0052]本设计采用标准3U架构,VPX接插件分为PO,Pl,P2。如图2:所示其中,PO为主要为系统电源,参考时钟,I2C等信号。Pl上有FPGA与Pl互联的双向4路GTX,数据速率可达5Gbps。同时Pl还有16对LVDS信号以及8路LVCMOS信号连接到FPGA上。DSP与Pl连接的信号有:4对千兆网SGMII信号DSP_SGMII_Tx[1:0]/ DSP_SGMII_Rx[1:0],4对PCIE信号DSP_PCIE_Tx[1:
O]/ DSP_PCIE_Rx[1:0]。此外,Pl上还有8对LVDS信号连接到底板上。
[0053] P2上由24路LVCMOS信号连接到FPGA上,16路LVCMOS信号连接到控制芯片CPLD上,12(16)对LVDS信号连接到FPGA上。
[0054]本发明设计了一种基于VPX的JESD204B接口的信号采集处理板,该板卡采用VPX标准,3U标准尺寸具有尺寸小,通用性强,数据处理能力强等优点。
[0055] 3、基于JESD204B的多路ADC同步设计。
[0056]如图3所示,本发明提出一种多路数据输出接口为JESD204B的多路高速ADC的同步方法,JESD204B规范可以实现通道间粗调对齐,JESD204B接口速度最高可达12.5Gbps/通道,使用帧串行数据链路及嵌入式时钟和对齐字符。该接口降低了走线的要求,消除了建立和保持时间的时序约束问题,简化了高速ADC的接口设计。
[0057]本设计ADC的同步时钟部分由多路时钟产生模块,3片输出为JESD204B接口的ADC,同步信号分配芯片以及Kintex 7系列的FPGA组成。其中多路时钟产生部分主芯片选用ADI的时钟产生芯片AD9525,AD9525为ADI的低抖动多路时钟产生芯片,该芯片可产生最高
3.6GHz的8个时钟输出以及I路差分或两路单端的同步信号输出。
[0058] 本设计中,以AD9525为主芯片的时钟产生模块接收100MHz TCXO输出的时钟信号,结合其外部VCO锁相环电路,产生4路ADC的同频采样时钟信号,其中该时钟信号频率可调,该芯片除产生时钟信号外,还可以产生一路用于触发多路ADC同步的触发信号。
[0059] 3片AD9250接收六路外部输入的模拟中频信号,并以AD9525产生的时钟信号作为采样时钟,每片ADC可以接收两路外部输入的模拟信号,每片ADC采集后的数据可以通过ADC的JESD204B接口输出两路数据信号到后端FPGA的GTX接口上。FPGA端可以利用JESD204B的协议接收ADC采集的数据。
[0060] 时钟分配芯片选用的为零延时的时钟buffer,AD9525产生的用于多芯片同步的同步信号,经该芯片后,产生4路SYSREF信号,其中3路输入到3片ADC上,I路输出到FPGA中。为了多路ADC更好的同步,需要做到多路信号的等长,包括从多路ADC的模拟前端输入部分,ADC输出到FPGA的部分,以及输入不同ADC的采样时钟,同步触发信号也需要等长。为减少固有偏斜,通过多个时钟域的数字FIFO设计和信号会在JESD204B发射和接收端内造成固有偏斜,应计算在内并在后台数据处理中移除。
[0061]本设计中ADC与FPGA的同步采用外部时钟产生芯片除产生3路采样时钟和I路同频率的时钟给FPGA外,还产生了用于多片ADC同步的信号SYSREF,该信号经零延迟时钟buffer芯片输出3路完全相同的同步信号SYSREF信号送入各片ADC,用于多片ADC的间的同步,产生一路SYSREF信号输入到FPGA上。这种同步方法要求一般器件时钟要能够采到SYSREF信号的中间,SYSREF信号到各个ADC的信号长度完全等长由于本设计选用的时钟产生芯片可以同时产生采样时钟和SYSREF信号,因此时序关系较容易满足。FPGA根据收到的3片ADC的6路采样数据恢复采样时钟,然后利用各片ADC恢复的时钟将对应ADC采集的数据送入各自对应的FIFO中,然后用FPGA本地时钟产生的时钟信号统一将用于接收ADC数据FIFO中的数据统一读出。
[0062] JESD204B接口的ADC使用高速串行总线传输,CML电平,相对于LVDS格式的输出的ADC,具有简化的PCB布局,更少的引脚数,更小的封装尺寸及良好的抗干扰能力,此外还具有扩展方便等优点。JESD204B同步分为3个阶段:代码组同步(CGS同步),初始通道同步(ILAS)和数据传输阶段。链路需要器件时钟,CML通道,以及同步信号(SYNO和SYSREF)。JESD204B分三个子类,subcIassO,subclass I,subclass2,本设计中选用subclass I,该子类支持确定性延迟,支持多个ADC之间的同步。该子类使用SYSREF信号和SYNO信号用于同步。Subclassl使用器件时钟,通道,SYNO和SYSREF信号。SYSREF信号作为多个器件的本地多帧参考时钟,可以是单次脉冲、周期信号、带隙周期信号等,由于周期性的SYSREF信号可能耦合到模拟链路中,因此本设计中SYSREF信号采用电路启动时的一次性事件方式而不采用周期信号方式。
[0063]本设计采用了 3片各2通的ADC来完成前端6路模拟信号的采集,为了实现6通道直接的同步,本设计中使用subc Iass I同步。subc Iass I同步使用SYSREF信号及SYNO信号,Subclassl可以对多个ADC器件的多条lane进行同步,同步分为3个阶段来完成:代码组同步(CGS同步),初始通道同步(ILAS同步)及数据传输阶段。首先需要利用FPGA的JESD204B的IP核根据GTX收到的ADC采集的数据来恢复ADC的链路时钟,同时输出一路同步请求SYNO信号(置位)到ADC,ADC收到SYNO请求信号后通过所有Iane发送K字符给FPGA,FPGA根据接收的K字符判断接收的ADC数据的比特和字边界,在接收到连续4个K字符后,取消局部多帧时钟边界上的同步请求,实现代码组同步(CGS同步)。此后,FPGA将SYNO信号拉高(去置位)发送给ADC,ADC收到该信号后,发送信道对齐序列,同时向ADC和FPGA发送SYSREF信号,需要同步的器件收到SYSREF信号后,利用该信号复位本地LMFC,同时释放SYNC~,FPGA收到对齐序列后,会对接收数据进行FIFO缓冲,直到所有通道都收到完整的对齐序列,然后进行信道的重新对齐。此时FPGA可判断ADC内部lane的同步完成,可以进行数据传输。如果后期FPGA收到的数据有错误,可重启上述过程。
[0064]不同ADC间的同步的难点在于对齐采样信号,这些信号从时钟产生到数字部分的延迟不同,此同步需要外部时钟芯片同时产生系统时钟及同步信号SYSREF JYSREF信号用于指示不同ADC的采样时钟的边沿或者不同器件间的确定性延迟的参考。系统中多个不同ADC之间的同步要求系统中的不同ADC及FPGA共用同一个本地多帧时钟(LFMC),由于JESD204B上采用的是数据帧,可利用SYSREF同步不同器件的LFMC,然后FPGA后处理中对来自不同ADC的数据帧进行对齐,从而实现不同ADC之间的同步。
[0065]综上,本专利发明一种VPX架构具有JESD204B接口的采集处理电路,以ADC+FPGA+多核DSP为核心,支持SR1、PCIe、GMAC等协议;DSP与VPX通过PCIE及千兆网互联,FPGA与VPX接插件间通过SR1及LVDS互联,FPGA与DSP直接通过SR1双向互联。板卡为3U标准尺寸。本发明解决了现有信号采集处理电路多片ADC的同步处理难度大、占用资源多、处理速度慢、存储容量小、数据吞吐量小、通用性差的问题,具有处理速度快、存储速率高、数据吞吐量大、通用性强的优点,可广泛应用于通信、雷达、导弹、遥感、图像处理等领域。
[0066]本发明未涉及部分均与现有技术相同或可采用现有技术加以实现。

Claims (10)

1.一种VPX架构具有JESD204B接口的采集处理电路,其特征在于:包括ADC同步采集电路,FPGA处理器,DSP处理器,CPLD控制器,VPX接插件,存储电路和电源电路,所述ADC同步采集电路包括晶振,时钟产生芯片,具有JESD204B接□的ADC和时钟分配芯片,所述晶振的输出端与时钟产生芯片的输入端连接,时钟产生芯片的输出端分别连接ADC和时钟分配芯片,所述时钟分配芯片的输出端分别连接ADC和FPGA处理器,ADC通过JESD204B接口与FPGA处理器连接,所述FPGA处理器同时还分别连接DSP处理器、CPLD控制器和VPX接插件,FPGA处理器和DSP处理器之间通过SPI接口直接相连,并且通过EMIF和GP1接口传输命令、以及通过SR1接口传输数据,所述VPX接插件分为PO端口、Pl端口和P2端口,所述PO端口连接系统电源、参考时钟,和I2C管理总线,Pl端口连接FPGA处理器和DSP处理器,P2端口连接FPGA处理器和CPLD控制器。
2.根据权利要求1所述的一种VPX架构具有JESD204B接口的采集处理电路,其特征在于:所述Pl端口与FPGA处理器之间连接的信号有:4路GTX、16对LVDS信号和8路LVCMOS信号,Pl端口与DSP处理器之间连接的信号有:4对千兆网SGMII信号,4对PCIE信号,同时Pl端口上还有8对LVDS信号连接到底板上;所述P2端口与FPGA处理器之间连接的信号有:24路LVCMOS信号和16对LVDS信号,P2端口与CPLD控制器之间连接的信号有:16路LVCMOS信号。
3.根据权利要求1所述的一种VPX架构具有JESD204B接口的采集处理电路,其特征在于:所述存储电路包括DDR3 SDARM,NAND Flash和NOR Flash,所述FPGA处理器连接有DDR3SDARM和NOR Flash,DSP处理器上连接有DDR3 SAARM,NAND Flash和NOR Flash。
4.根据权利要求3所述的一种VPX架构具有JESD204B接口的采集处理电路,其特征在于:所述FPGA处理器模式加载通过NOR FLASH,或者通过DSP处理器的SPI接口加载,或者由CPLD控制器以Slave Serial的方式加载配置。
5.根据权利要求3所述的一种VPX架构具有JESD204B接口的采集处理电路,其特征在于:所述DSP处理器外部的Nand Flash和NOR Flash分别连接到DSP处理器的EMIF总线上。
6.根据权利要求1所述的一种VPX架构具有JESD204B接口的采集处理电路,其特征在于:所述DSP处理器通过PHY芯片与标准千兆网接口 RJ45互联,然后直接连接到VPX接插件上。
7.根据权利要求1所述的一种VPX架构具有JESD204B接口的采集处理电路,其特征在于:所述FPGA处理器采用XC7K325T处理器,所述DSP处理器采用TMS320C66788处理器,CPLD控制器采用XC3S400AN-4FTG256I控制器。
8.根据权利要求1所述的一种VPX架构具有JESD204B接口的采集处理电路,其特征在于:所述ADC使用双通道的AD9250芯片,AD9250芯片共三片并且相互并列与FPGA处理器连接。
9.根据权利要求8所述的一种VPX架构具有JESD204B接口的采集处理电路,其特征在于:所述时钟分配芯片选用零延时的时钟buff er,时钟分配芯片产生4路SYSREF信号,其中3路输入到3片ADC上,I路输出到FPGA处理器中。
10.—种利用权利要求1所述的电路实现ADC同步处理的方法,其特征在于:同步分为3个阶段来完成:代码组同步,初始通道同步及数据传输阶段; 首先,利用FPGA处理器的JESD204B的IP核根据GTX收到的ADC采集的数据来恢复ADC的链路时钟,同时输出一路同步请求SYNO信号到ADC,ADC收到SYNO请求信号后通过所有lane发送K字符给FPGA处理器,FPGA处理器根据接收的K字符判断接收的ADC数据的比特和字边界,在接收到连续4个K字符后,取消局部多帧时钟边界上的同步请求,实现代码组同步; 其次,FPGA将SYNO信号拉高发送给ADC,ADC收到该信号后,发送信道对齐序列,同时时钟分配芯片向ADC和FPGA处理器发送SYSREF信号,需要同步的器件收至IjSYSREF信号后,利用该信号复位本地LMFC,同时释放SYNO,FPGA处理器收到对齐序列后,会对接收数据进行FIFO缓冲,直到所有通道都收到完整的对齐序列,然后进行信道的重新对齐,此时FPGA可判断ADC内部lane的同步完成,可以进行数据传输,如果后期FPGA收到的数据有错误,可重启上述过程。
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