CN112231264A - 一种嵌入式PXIe总线控制器 - Google Patents
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Abstract
本发明公开了一种嵌入式PXIe总线控制器，包括硬件组成部分以及逻辑处理组成部分，硬件组成部分包括两片FPGA，每片FPGA具有16个高速串行接口，其中每片FPGA的中的8个高速串行接口接PXIe总线，并以此实现PXIe×8 Gen2.0总线ROOT模式，本发明采用FPGA替代传统PXIe主控器中的CPU。通过对CPU工作原理归纳、总结和分析，提炼出其中的PCIe总线拓扑管理和总线数据交互管理机制，使用FPGA硬件描述语言重新进行逻辑实现，利用FPGA强大的并行处理能力对总线数据交互进行局部加速，同时也排除CPU运行过程中众多复杂因素对总线数据交互效率的影响，大大提高了PXIe总线的有效带宽和带宽稳定性。
Description
技术领域
本发明涉及通讯领域，尤其是涉及种嵌入式PXIe总线控制器。
背景技术
目前，PXIe总线技术发展迅速，被广泛应用于自动化测试领域。其中国外以美国国家仪器（NI）、英国Pickering为代表，国内以凌华、海泰为代表，形成了完善的测试板卡型谱，为自动化测试系统的快速搭建提供了丰富的资源。
PXIe是PCIe在仪器领域的扩展，在PCIe总线基础上增加了同步触发功能，并将机械结构改为加固式，使其在具有PCIe总线扩展能力强、带宽高等基础上，更加适用于工业测试、试验。
PXIe具有PCIe总线的系统带宽，以PCIe×8 Gen3.0为例，一条总线的带宽可达到64Gbps，常规PXIe工控机大多具有两条总线，总带宽可达到128Gbps，基本可满足目前常规高速测试需求。但如此高的系统带宽对PXIe主控器处理能力提出了挑战。
目前PXIe系统主控器最大尺寸为3U高16HP宽，受体积制约，其计算能力和图形处理能力，相比于目前主流工作站差距较大，而128Gbps带宽的数据流往往需要多台工作站协同处理，因此常规的PXIe主控器成为系统处理能力的瓶颈。
PXIe系统的加固性强、可扩展性强，但处理能力相对较弱；PCIe总线的工作站或服务器处理能力强，但可扩展性和加固性较弱。如果二者结合可发挥各自优势，互补各自弱点。
发明内容
本发明为克服上述情况不足，旨在提供一种能解决上述问题的技术方案。
一种嵌入式PXIe总线控制器，包括硬件组成部分以及逻辑处理组成部分，硬件组成部分包括两片FPGA，每片FPGA具有16个高速串行接口，其中每片FPGA的中的8个高速串行接口接PXIe总线，并以此实现PXIe×8 Gen2.0总线ROOT模式，每片FPGA的中的6个高速串行接口分别接6个万兆以太网口，每片FPGA的中的剩余2个高速串行接口用于两片FPGA之间的高速数据交互；万兆以太网口采用光纤信号，万兆以太网口对外接口为QSFP+封装的光模块；两片FPGA分别有各自的复位信号，复位时间1～2min，并且给机箱背板提供PERST_N信号（低复位），该信号通过机箱背板给到各个slot；同时万兆以太网口部分也使用PCIe模块提供的复位信号；两片FPGA均提供两路100MHz的差分refclk，供机箱背板与插槽子卡使用。
作为本发明进一步的方案：逻辑处理组成部分包括FPGA逻辑模块，FPGA逻辑模块主要由两大部分组成：万兆以太网口通信模块和PCIe模块，其中PCIe模块是整个FPGA逻辑的核心，控制各个模块之间的通信。
作为本发明进一步的方案：PCIe模块：一个完整的PCIe总线结构包括根复合体、交换开关和端点。根复合体将CPU连接到PCIe线路结构，下挂一个或多个端口，每个端口下挂一个端点设备或者一个交换开关；交换开关具有不少于2个端口，用于多设备互联，能够将事务从任一端口路由到另一个端口。本发明中FPGA用于实现PCIe总线结构中的根复合体功能；PCIe模块配置各个PCIe设备的相关寄存器，给endpoint设备分配BAR0空间；控制器规定各个设备BAR均使用32位地址，每个PCIe endpoint设备以及PCIe to PCI/PCI-X bridge分别分配了16Mbytes的存储器读写空间，每个PCIe设备分配都分配了BAR0地址。控制器给机箱背板及各个槽位设备分配的BAR范围为F000_0000～FBFF_FFFF；桥卡PCIe AXIInterface Width采用128bit位宽，万兆以太网口的AXI Interface Width采用64bit位宽，因此数据转换过程中，采用128bit转64bit的异步FIFO，要求写入FIFO的数据必须是128bit（即4DWORD）的整数倍。
控制器接收插槽内子卡的存储器写TLP包，根据数据包中的completer_id识别TLP包数据来源，并且将TLP写入对应的网口发送数据FIFO中。
根据万兆以太网口接收的数据，以及上位机与FPGA之间配置信息的帧协议，解析上位机发送的配置信息数据包。目前定义的帧协议内容主要包括：万兆以太网口的目的IP地址、目的MAC地址、目标端口号，以及配置PXIe机箱插槽板卡数据通过对应的万兆以太网口发送。PCIe模块提供解析后的配置信息及配置使能信号给到各个万兆网口。
作为本发明进一步的方案：万兆以太网口通信模块万兆以太网模块的主要功能实现对外接口数据交互，协定使用UDP通信协议；每片FPGA各有6路万兆以太网口，每个万兆网口的源IP地址、源MAC地址、源端口号均通过FPGA内部逻辑确定，可配置；目的IP地址、目的MAC地址、目的端口号经过上位机配置，否则均为默认值。通过两种配置可形成路由列表，实现PCIe个端点与万兆以太网之间的数据路由；
以太网口按照桥接卡与上位机之间的通信协议进行数据交互，采用UDP协议。万兆以太网口接收数据，当检测到协议帧头之后，将数据和使能信号提供给PCIe模块，由PCIe逻辑模块负责解析并且进行相应的控制。
本发明的有益效果：本发明采用FPGA替代传统PXIe主控器中的CPU。通过对CPU工作原理归纳、总结和分析，提炼出其中的PCIe总线拓扑管理和总线数据交互管理机制，使用FPGA硬件描述语言重新进行逻辑实现，利用FPGA强大的并行处理能力对总线数据交互进行局部加速，同时也排除CPU运行过程中众多复杂因素对总线数据交互效率的影响，大大提高了PXIe总线的有效带宽和带宽稳定性。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明嵌入式PXIe总线控制器硬件原理框图。
图2是本发明嵌入式PXIe总线控制器FPGA逻辑框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1～2，本发明实施例中，一种嵌入式PXIe总线控制器，包括两片FPGA，每片FPGA具有16个高速串行接口（GTX），其中每片FPGA的中的8个GTX接口接PXIe总线，并以此实现PXIe×8 Gen2.0总线ROOT模式，每片FPGA的中的6个GTX接口分别接6个万兆以太网口，每片FPGA的中的剩余2个GTX接口用于两片FPGA之间的高速数据交互；
万兆以太网采用光纤信号，万兆以太网对外接口为QSFP+封装的光模块，每个光模块可提供4个10Gbe万兆以太网接口，每个万兆以太网口共接有3个光模块，提供12路万兆以太网接口。
复位信号：桥卡两片FPGA分别有各自的复位信号，复位时间1～2min，并且给机箱背板提供PERST_N信号（低复位），该信号通过机箱背板给到各个slot。同时万兆以太网口部分也使用PCIe模块提供的复位信号。
时钟信号：两片FPGA均提供两路100MHz的差分refclk，供机箱背板与插槽子卡使用。
FPGA 逻辑设计根据数据方向分为上行和下行两部分，即数据由计算机经万兆以太网到控制器，在通过PXIe总线通过机箱背板到达插槽的设备子卡，定义为下行方向；反之为上行方向。
两片FPGA相互之间定义FPGA1为主FPGA，FPGA2定义为从FPGA。FPGA之间的主从关系定义主要是从两个FPGA之间的控制信息、监测数据交互角度定义，即上位机配置信息通过由FPGA1的网口1负责接收，FPGA1对上位机的控制信息进行解析，通过FPGA之间互联的IO接口发送到FPGA2。FPGA2的XADC数据信息通过IO接口反馈给FPGA1，由FPGA1负责将监测数据组成UDP数据包通过网口1发出。
FPGA逻辑模块主要由两大部分组成：万兆以太网口通信模块和PCIe模块，其中PCIe模块是整个FPGA逻辑的核心，控制各个模块之间的通信。
PCIe模块
一个完整的PCIe总线结构包括根复合体、交换开关和端点。根复合体将CPU连接到PCIe线路结构，下挂一个或多个端口，每个端口下挂一个端点设备或者一个交换开关；交换开关具有不少于2个端口，用于多设备互联，能够将事务从任一端口路由到另一个端口。本发明中FPGA用于实现PCIe总线结构中的根复合体功能。
PCIe模块配置各个PCIe设备的相关寄存器，给endpoint设备分配BAR0空间。
控制器规定各个设备BAR均使用32位地址，每个PCIe endpoint设备以及PCIe toPCI/PCI-X bridge分别分配了16Mbytes的存储器读写空间，每个PCIe设备分配都分配了BAR0地址。控制器给机箱背板及各个槽位设备分配的BAR范围为F000_0000～FBFF_FFFF。
桥卡PCIe AXI Interface Width采用128bit位宽，万兆以太网口的AXIInterface Width采用64bit位宽，因此数据转换过程中，采用128bit转64bit的异步FIFO，要求写入FIFO的数据必须是128bit（即4DWORD）的整数倍。
控制器接收插槽内子卡的存储器写TLP包，根据数据包中的completer_id识别TLP包数据来源，并且将TLP写入对应的网口发送数据FIFO中。
根据万兆以太网口接收的数据，以及上位机与FPGA之间配置信息的帧协议，解析上位机发送的配置信息数据包。目前定义的帧协议内容主要包括：万兆以太网口的目的IP地址、目的MAC地址、目标端口号，以及配置PXIe机箱插槽板卡数据通过对应的万兆以太网口发送。PCIe模块提供解析后的配置信息及配置使能信号给到各个万兆网口。
万兆以太网
万兆以太网模块的主要功能实现对外接口数据交互，协定使用UDP通信协议。
每片FPGA各有6路万兆以太网口，每个万兆网口的源IP地址、源MAC地址、源端口号均通过FPGA内部逻辑确定，可配置；目的IP地址、目的MAC地址、目的端口号经过上位机配置，否则均为默认值。通过两种配置可形成路由列表，实现PCIe个端点与万兆以太网之间的数据路由。
以太网口按照桥接卡与上位机之间的通信协议进行数据交互，采用UDP协议。万兆以太网口接收数据，当检测到协议帧头之后，将数据和使能信号提供给PCIe模块，由PCIe逻辑模块负责解析并且进行相应的控制。
本发明的工作原理是：本发明采用FPGA替代传统PXIe主控器中的CPU。通过对CPU工作原理归纳、总结和分析，提炼出其中的PCIe总线拓扑管理和总线数据交互管理机制，使用FPGA硬件描述语言重新进行逻辑实现，利用FPGA强大的并行处理能力对总线数据交互进行局部加速，同时也排除CPU运行过程中众多复杂因素对总线数据交互效率的影响，大大提高了PXIe总线的有效带宽和带宽稳定性。
本发明采用万兆以太网作为PXIe系统的对外数据交互接口。万兆以太网以FPGA中的GTX高速串行通道为物理层，通过FPGA IPCore实现MAC层，逻辑描述实现UDP协议层。利用万兆以太网的通用性，高性能计算机群只需配置市面常规万兆以太网卡，即可通过交换机实现与PXIe系统的数据传输以及聚合和分发。
本发明可实现PXIe总线与万兆以太网之间的数据路由，由于PXIe总线和万兆以太网由同一片FPGA实现，省去了芯片与芯片之间数据交互的繁琐，能够轻松实现二者之间的数据路由，大大加强了从PXIe端点到计算机之间的路径灵活性。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
Claims (6)
1.一种嵌入式PXIe总线控制器，其特征在于，包括硬件组成部分以及逻辑处理组成部分，硬件组成部分包括两片FPGA，每片FPGA具有16个高速串行接口，其中每片FPGA的中的8个高速串行接口接PXIe总线，并以此实现PXIe×8 Gen2.0总线ROOT模式，每片FPGA的中的6个高速串行接口分别接6个万兆以太网口，每片FPGA的中的剩余2个高速串行接口用于两片FPGA之间的高速数据交互；万兆以太网口采用光纤信号，万兆以太网口对外接口为QSFP+封装的光模块；两片FPGA分别有各自的复位信号，复位时间1～2min，并且给机箱背板提供PERST_N信号（低复位），该信号通过机箱背板给到各个slot；同时万兆以太网口部分也使用PCIe模块提供的复位信号；两片FPGA均提供两路100MHz的差分refclk，供机箱背板与插槽子卡使用。
2.根据权利要求1所述的嵌入式PXIe总线控制器，其特征在于，逻辑处理组成部分包括FPGA逻辑模块，FPGA逻辑模块主要由两大部分组成：万兆以太网口通信模块和PCIe模块，其中PCIe模块是整个FPGA逻辑的核心，控制各个模块之间的通信。
3.根据权利要求2所述的嵌入式PXIe总线控制器，其特征在于，PCIe模块包括根复合体、交换开关和端点，根复合体将CPU连接到PCIe线路结构，下挂一个或多个端口，每个端口下挂一个端点设备或者一个交换开关；交换开关具有不少于2个端口，用于多设备互联，能够将事务从任一端口路由到另一个端口；PCIe模块配置各个PCIe设备的相关寄存器，给endpoint设备分配BAR0空间；控制器规定各个设备BAR均使用32位地址，每个PCIeendpoint设备以及PCIe to PCI/PCI-X bridge分别分配了16Mbytes的存储器读写空间，每个PCIe设备分配都分配了BAR0地址；控制器给机箱背板及各个槽位设备分配的BAR范围为F000_0000～FBFF_FFFF；桥卡PCIe AXI Interface Width采用128bit位宽，万兆以太网口的AXI Interface Width采用64bit位宽，采用128bit转64bit的异步FIFO，要求写入FIFO的数据必须是128bit（即4DWORD）的整数倍。
4.控制器接收插槽内子卡的存储器写TLP包，根据数据包中的completer_id识别TLP包数据来源，并且将TLP写入对应的网口发送数据FIFO中。
5.根据万兆以太网口接收的数据，以及上位机与FPGA之间配置信息的帧协议，解析上位机发送的配置信息数据包，帧协议内容主要包括：万兆以太网口的目的IP地址、目的MAC地址、目标端口号，以及配置PXIe机箱插槽板卡数据通过对应的万兆以太网口发送；PCIe模块提供解析后的配置信息及配置使能信号给到各个万兆网口。
6.根据权利要求2所述的嵌入式PXIe总线控制器，其特征在于，万兆以太网口通信模块万兆以太网模块的主要功能实现对外接口数据交互，协定使用UDP通信协议；每片FPGA各有6路万兆以太网口，每个万兆网口的源IP地址、源MAC地址、源端口号均通过FPGA内部逻辑确定，可配置；目的IP地址、目的MAC地址、目的端口号经过上位机配置，否则均为默认值；通过两种配置可形成路由列表，实现PCIe个端点与万兆以太网之间的数据路由；以太网口按照桥接卡与上位机之间的通信协议进行数据交互，采用UDP协议；万兆以太网口接收数据，当检测到协议帧头之后，将数据和使能信号提供给PCIe模块，由PCIe逻辑模块负责解析并且进行相应的控制。
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