CN109189714A

CN109189714A - 一种基于Arria10 FPGA的双处理节点的信号处理系统

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Publication number: CN109189714A
Application number: CN201810751578.9A
Authority: CN
Inventors: 胡善清; 郭丰睿; 于嘉程
Original assignee: Beijing Institute of Technology BIT
Current assignee: Beijing Institute of Technology BIT
Priority date: 2018-07-10
Filing date: 2018-07-10
Publication date: 2019-01-11
Anticipated expiration: 2038-07-10
Also published as: CN109189714B

Abstract

本发明公开了一种基于Arria10 FPGA的双处理节点的信号处理系统，具备处理密度高、存储容量大、传输速率快、对外互连灵活的优点，该信号处理系统包括两个相同的处理节点；每个处理节点均由一片FPGA芯片以及连接在FPGA芯片上的高速缓存DDR4和QSFP光模块组成；两处理节点的FPGA芯片通过8对高速XCVR总线相连；信号处理系统具备7个VPX接插件，分别为：P₀、P₁、P₂、P₃、P₄、P₅以及P₆；信号处理系统通过VPX接插件连接外部主控板，通过三大协议交换芯片完成实现信号处理系统与外部主控板之间、以及信号处理系统内部两处理节点之间的数据传输，三大协议交换芯片即串行快速输入输出SRIO交换芯片、周边元件接口PCI交换芯片以及以太网交换芯片。

Description

一种基于Arria10 FPGA的双处理节点的信号处理系统

技术领域

本发明涉及信号处理技术领域，具体涉及一种基于Arria10 FPGA的双处理节点的信号处理系统。

背景技术

20世纪以来，随着智能信息技术和高集成芯片技术的迅猛发展，实时信号处理技术不断迭代更新，在雷达数据处理，航天工业控制，人工智能通信等各个领域得到广泛的应用。实时信号处理技术的主要功能包含对数字、模拟信号的采集、提取、转换、滤波、识别等处理，以获得工程所需的信号形式。然而，传统的信号处理平台已经逐渐不能满足日益庞大的处理需求，实时信号处理系统架构朝着高速高密度的方向无限接近。

对于系统中高性能处理器的选择，基于FPGA的信号处理平台优势明显：一是强大的单体处理能力；二是可定制电路的灵活性；三是优于众多通用处理器的功耗比。另外，大规模FPGA在高级语言开发平台方面逐渐成熟，适用于FPGA开发的Open CL语言是专为异构计算平台制定的一种基于C/C++的跨平台并行编程模型，是业界第一个完全开放、免费的工业编程标准。采用Open CL开发FPGA有如下优势：一是开发周期短、抽象层次高，对软件开发人员屏蔽了FPGA的HDL开发流程；二是可移植性强，方便在不同种类加速器、不同型号FPGA之间移植；三是方便提取线程级并行处理操作。因此，在实时信号处理领域，选用结构灵活、性能卓越的FPGA作为新一代高性能信号处理平台的主处理器对于提升整机处理性能以及单位体积、功耗下的处理能力意义重大。

支持Open CL高级通用语言的高性能FPGA主要以Altera公司的Arria系列、Stratix系列和Xilinx公司的Virtex系列为主，其中Arria10是业界第一款加入浮点DSP硬核的FPGA，计算性能高达1.5TGFLOPs(单精度)，处理主频可达400-450MHz，内部集成了大量的乘法器单元，又集成了PowerPC(超级处理器)硬核和Rocket IO(快速输入输出)高速串行传输物理通道。另外，基于Rocket IO物理通道可利用FPGA编程实现高速串行互连协议规范Serial Rapid IO 2.0(串行快速输入输出)、PCIE Express(周边元件接口快递)以及用户自定义规范等。因此，如选用Arria10系列FPGA作为系统的主处理单元，即可以发挥其电路灵活、功耗较低的处理优势，又可以基于其内部Rocket IO物理通道扩展对外的高速串并行互连接口。

然而目前基于上述几种高性能FPGA，特别是Arria10系列FPGA的开发的信号处理系统一般仅有一个处理节点，即使用一片FPGA，尚不能满足信号处理系统的高数据处理密度、大存储量、高传输速率以及灵活的互连特性的要求。

发明内容

有鉴于此，本发明提供了一种基于Arria10 FPGA的双处理节点的信号处理系统，具备处理密度高、存储容量大、传输速率快、对外互连灵活的优点，更加适合基于通用高级语言Open CL的上层开发。

为达到上述目的，本发明的技术方案为：该信号处理系统包括两个相同的处理节点。

每个处理节点均由一片FPGA芯片以及连接在FPGA芯片上的高速缓存DDR4和QSFP光模块组成；两处理节点的FPGA芯片通过8对高速XCVR总线相连。

信号处理系统具备7个VPX接插件，分别为：P₀、P₁、P₂、P₃、P₄、P₅以及P₆；信号处理系统通过VPX接插件连接外部主控板，以实现信号处理系统与外部主控板之间、以及所述信号处理系统内部两处理节点之间的数据传输。

其中P₀用于供电管理，P₀在连接外部VPX电源12V/5V，在信号处理系统内部通过多级DC-DC转换器产出信号处理系统所需的不同电压值。

P₁用于外部主控板与处理节点之间、以及两处理节点之间串行数据的传输，P₁通过串行快速输入输出SRIO交换芯片连接两个处理节点中的FPGA芯片，FPGA芯片与SRIO交换芯片之间通过16对SRIO数据总线连接，SRIO交换芯片与P₁之间通过16对SRIO数据总线连接。

P₂用于外部主控板与处理节点之间、以及两处理节点之间之间PCIE数据的传输，P₂通过周边元件接口PCIE交换芯片连接FPGA芯片，FPGA芯片与PCIE交换芯片之间通过8对PCIE数据总线连接，PCIE交换芯片与P₂之间通过16对PCIE数据总线连接。

P₃实现自定义总线，用于外部主控板与处理节点之间、以及两处理节点之间符合自定义总线协议的数据的传输，自定义总线为SRIO标准协议或者其他用户自定义协议，P₃通过8对高速XCVR总线连接FPGA芯片。

P₄用于外部主控板与处理节点之间、以及两处理节点之间以太网数据的传输，P₄通过以太网交换芯片连接FPGA芯片，FPGA芯片和以太网交换芯片之间通过一对千兆以太网总线相连，以太网交换芯片和P₄之间通过2对千兆以太网SGMII接口相连；以太网交换芯片具备一个千兆以太网接口RJ45。

P₅为备用的VPX接插件。

P₆用于外部主控板与处理节点之间、以及两处理节点之间同步定时数据的传输，P₆通过同步定时总线与FPGA芯片相连。

进一步地，QSFP光模块最高线速率为10Gbps。

进一步地，高速缓存DDR4为两个DDR4控制器，每个控制器控制4GB DDR4总线，DDR4控制器支持最高时钟频率1200MHz，最高数据传输率2400Mbps。

进一步地，信号处理系统中还集成一片DSP，DSP通过JTAG完成程序加载，对外支持一个UART串口通信。

进一步地，每个处理节点中的FPGA芯片还外挂闪存FLASH，用于实现上电自动对FPGA芯片的工作模式以及功能参数进行加载配置；两个处理节点中的FPGA芯片通过JTAG连接，同于实现FPGA芯片的外部可配置。

有益效果：

本发明提供的基于Arria10 FPGA的双处理节点的信号处理系统，采用双处理节点结构，括两个处理节点，每个处理节点一片高性能FPGA芯片、大容量高速缓存DDR4(第四代双倍速率同步动态随机存储器)和一个高速QSFP光模块对外接口，两片FPGA总处理能力可达30GFLOPs；两个处理节点通过三大协议交换芯片完成系统内部以及系统间的高速数据交互，即串行快速输入输出SRIO交换芯片、周边元件接口PCI交换芯片以及以太网交换芯片。基于上述结构该信号处理信托具有处理密度高、存储容量大、传输速率快、对外互连灵活等特点，适合基于通用高级语言Open CL的上层开发。

附图说明

图1是本发明实施例所提供的基于Arria10 FPGA的双处理节点的信号处理系统的整体架构示意图；

图2是本发明实施例提供的基于Arria10 FPGA的双处理节点的信号处理平台的每个处理节点的详细结构示意图；

图3是本发明实施例提供的基于Arria10 FPGA的双处理节点的信号处理平台的PCIE、SRIO、Ethernet总线交换结构；

图4是本发明实施例提供的基于Arria10 FPGA的双处理节点的信号处理平台的系统控制CPU互连结构。

具体实施方式

下面结合附图并举实施例，对本发明进行详细描述。

本发明提供了一种基于Arria10 FPGA的双处理节点的信号处理系统，其具体结构如图1所示，该信号处理系统包括两个相同的处理节点。

其中每个处理节点均由一片FPGA芯片以及连接在FPGA芯片上的高速缓存第四代双倍速率同步动态随机存储器DDR4和QSFP光模块组成；两处理节点的FPGA芯片通过8对高速XCVR总线相连。

其中两片FPGA总处理能力可达30GFLOPs，单板最大16GB DDR4容量，每片FPGA外挂两个DDR4控制器，用于数据的传输和存储，每个控制器控制4GB DDR4总线，DDR4控制器支持最高时钟频率1200MHz，最高数据传输率2400Mbps。两个QSFP光模块最高线速率为10Gbps。

本发明实施例中，每个处理节点中的FPGA芯片还同时外挂大容量FLASH，可实现上电自动对FPGA工作模式以及功能参数的加载配置；同时每个处理节点中的FPGA芯片通过JTAG连接，进一步可以实现FPGA外部可配置。

本发明实施例中，信号处理系统选用6U Open VPX标准板型，即具备7个VPX接插件，分别为：P₀、P₁、P₂、P₃、P₄、P₅以及P₆；信号处理系统通过VPX接插件连接外部主控板，以实现信号处理系统与外部主控板之间、以及所述信号处理系统内部两处理节点之间的数据传输。

其中P₀用于供电管理，P₀在连接外部VPX电源12V/5V，在信号处理系统内部通过多级DC-DC转换器产出信号处理系统所需的不同电压值；

P₁用于外部主控板与处理节点之间、以及两处理节点之间串行数据的传输，P₁通过串行快速输入输出SRIO交换芯片连接两个处理节点中的FPGA芯片，FPGA芯片与SRIO交换芯片之间通过16对(4*4×)SRIO数据总线连接，SRIO交换芯片与P₁之间通过16对(4*4×)SRIO数据总线连接；

P₂用于外部主控板与处理节点之间、以及两处理节点之间周边元件接口PCIE数据的传输，P₂通过周边元件接口PCIE交换芯片连接FPGA芯片，FPGA芯片与PCIE交换芯片之间通过8对(1*8×)PCIE数据总线连接，PCIE交换芯片与P₂之间通过16对(2*8×)PCIE数据总线连接。其中PCIE数据可以实现外部主控板对该信号处理系统中两片FPGA芯片的控制、管理等数据交互。

P₃实现自定义总线，用于外部主控板与处理节点之间、以及两处理节点之间符合自定义总线协议的数据的传输，自定义总线为SRIO标准协议或者其他用户自定义协议，P₃通过8对(2*4×)高速XCVR总线连接FPGA芯片；

P₄用于外部主控板与处理节点之间、以及两处理节点之间以太网数据的传输，P₄通过以太网交换芯片连接FPGA芯片，FPGA芯片和以太网交换芯片之间通过一对千兆以太网总线相连，以太网交换芯片和P₄之间通过2对千兆以太网SGMII接口相连；以太网交换芯片具备一个千兆以太网接口RJ45，实现外部与本信号处理系统的以太网协议数据的交互。

P₅为备用的VPX接插件；

本发明实施例中，高速缓存DDR4为两个DDR4控制器，每个控制器控制4GB DDR4总线，DDR4控制器支持最高时钟频率1200MHz，最高数据传输率2400Mbps。

本发明实施例中，信号处理系统中还集成一片DSP，用于系统控制、电源监测以及I2C主控端等功能，DSP通过JTAG完成程序加载，对外支持一个UART串口通信。

图2是根据本发明的提供的双处理节点中每个处理节点的详细结构示意图。

如图2所示，每个处理节点包含一片高性能FPGA，借助其强大的功能参数可实现系统高性能的信号处理，包括优秀的信号处理能力以及快速的数据传输存储。通过FLASH上电自动配置FPGA工作模式；每个处理节点的FPGA外挂两组大容量高速缓存DDR4用于数据的传输和存储，共16GB存储容量，每组DDR4总线由一个DDR4控制器控制，包括数据信号和控制信号，支持最高线速率可达2400Mbps，两组DDR4相互独立，互不干扰；每个处理节点的FPGA通过一个QSFP光模块与外界相连，支持最高线速率可达10Gbps，四队收发并行传输带宽最高可达5GB/s；每个处理节点的FPGA通过16对(4*4×)SRIO数据总线与SRIO交换芯片相连，实现两个处理节点之间以及处理节点与外部主控板之间的SRIO协议传输；每个处理节点的FPGA通过8对(1*8×)PCIE数据总线与PCIE交换芯片相连，实现两个处理节点之间以及处理节点与外部主控板之间的PCIE协议传输；每个处理节点的FPGA通过1对以太网数据总线与以太网交换芯片相连，实现两个处理节点之间以及处理节点与外部主控板之间的以太网协议传输；每个处理节点的FPGA通过8对(2*4×)高速XCVR总线与P3互连，用户可自定义为SRIO协议或者其他协议传输。

图3是根据本发明实施例中PCIE、SRIO、Ethernet协议总线交换结构示意图。

为了满足信号处理过程中的高速信号传输需求，并预留多种冗余方案设计，选用SRIO(串行快速输入输出)交换芯片通过P1对外连接16对(4*4×)SRIO数据总线，两个处理节点的FPGA与SRIO交换芯片互连32对(2*4*4×)SRIO数据总线，用于系统内部以及与主控板之间的数据传输；选用PCIE(周边元件接口)交换芯片通过P2对外连接16对(2*8×)PCIE数据总线，两个处理节点的FPGA与PCIE交换芯片互连16对(2*8×)PCIE数据总线，用于系统内部以及主控板对FPGA的控制、管理与数据交互；选用以太网交换芯片通过P4对外连接2对千兆以太网SGMII接口，两个处理节点的FPGA通过两对(2*1×)千兆以太网总线与以太网交换芯片相连，实现系统内部以及主控板与局部的千兆以太网数据传输转换，另外，前面板支持一个千兆以太网接口RJ45，实现外部与系统的以太网协议数据交互；

图4是根据本发明的示例性实施例的系统控制DSP互连结构示意图。系统内部选用TI公司的DSP用于系统控制、电源监测以及I2C主控端等功能；每个处理节点的FPGA的配置信号通过GPIO互连至DSP，通过DSP完成对FPGA的基本功能配置，如复位、初始化等功能；每个处理节点的FPGA通过一个SPI总线连接至DSP，完成DSP与FPGA之间的控制、命令等数据交互；每个处理节点通过8根GPIO信号线互连至DSP，用户可自定义DSP与FPGA之间的信号传输协议；另外，DSP通过一组SPI总线控制以太网交换芯片的参数配置，实现DSP对以太网交换芯片加载的实时性；DSP通过自身集成的8路数模转换功能，连接至低噪声低功耗运算放大器，采集系统内部重点二次电源工作状况，对重点电源的工作状况进行实时监控，并通过控制电源开关芯片TPS3808的使能管脚，合理安排系统各电源轨上电顺序，实现整板电源实时监控；DSP作为系统IIC总线的主控端，通过SCL和SDA两条信号线控制系统IIC总线数据传输，完成对IIC总线外挂芯片的配置、命令以及数据交互等功能。

综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种基于Arria10 FPGA的双处理节点的信号处理系统，其特征在于，该信号处理系统包括两个相同的处理节点；

每个处理节点均由一片FPGA芯片以及连接在FPGA芯片上的高速缓存DDR4和QSFP光模块组成；两处理节点的FPGA芯片通过8对高速XCVR总线相连；

所述信号处理系统具备7个VPX接插件，分别为：P₀、P₁、P₂、P₃、P₄、P₅以及P₆；所述信号处理系统通过所述VPX接插件连接外部主控板，以实现所述信号处理系统与所述外部主控板之间、以及所述信号处理系统内部两处理节点之间的数据传输；

其中P₀用于供电管理，P₀在连接外部VPX电源12V/5V，在所述信号处理系统内部通过多级DC-DC转换器产出所述信号处理系统所需的不同电压值；

P₁用于所述外部主控板与所述处理节点之间、以及两所述处理节点之间串行数据的传输，P₁通过串行快速输入输出SRIO交换芯片连接两个处理节点中的FPGA芯片，所述FPGA芯片与所述SRIO交换芯片之间通过16对SRIO数据总线连接，所述SRIO交换芯片与P₁之间通过16对SRIO数据总线连接；

P₂用于所述外部主控板与所述处理节点之间、以及两所述处理节点之间之间PCIE数据的传输，P₂通过周边元件接口PCIE交换芯片连接所述FPGA芯片，所述FPGA芯片与所述PCIE交换芯片之间通过8对PCIE数据总线连接，所述PCIE交换芯片与P₂之间通过16对PCIE数据总线连接；

P₃实现自定义总线，用于所述外部主控板与所述处理节点之间、以及两所述处理节点之间符合自定义总线协议的数据的传输，所述自定义总线为SRIO标准协议或者其他用户自定义协议，P₃通过8对高速XCVR总线连接所述FPGA芯片；

P₄用于所述外部主控板与所述处理节点之间、以及两所述处理节点之间以太网数据的传输，P₄通过以太网交换芯片连接所述FPGA芯片，所述FPGA芯片和所述以太网交换芯片之间通过一对千兆以太网总线相连，所述以太网交换芯片和P₄之间通过2对千兆以太网SGMII接口相连；所述以太网交换芯片具备一个千兆以太网接口RJ45；

P₅为备用的VPX接插件；

P₆用于所述外部主控板与所述处理节点之间、以及两所述处理节点之间同步定时数据的传输，P₆通过同步定时总线与所述FPGA芯片相连。

2.如权利要求1所述的系统，其特征在于，所述QSFP光模块最高线速率为10Gbps。

3.如权利要求1所述的系统，其特征在于，所述高速缓存DDR4为两个DDR4控制器，每个控制器控制4GB DDR4总线，DDR4控制器支持最高时钟频率1200MHz，最高数据传输率2400Mbps。

4.如权利要求1所述的系统，其特征在于，所述信号处理系统中还集成一片DSP，所述DSP通过JTAG完成程序加载，对外支持一个UART串口通信。

5.如权利要求1所述的系统，其特征在于，每个处理节点中的FPGA芯片还外挂闪存FLASH，用于实现上电自动对FPGA芯片的工作模式以及功能参数进行加载配置；两个处理节点中的FPGA芯片通过JTAG连接，同于实现FPGA芯片的外部可配置。