CN102035600B - 一种高速1553b光纤总线物理接口板 - Google Patents

Abstract

本发明涉及到一种新型光纤总线的物理接口(PHY)板，该接口板包括接口电路部分和编/解码逻辑设计部分。其中编/解码逻辑部分又包含串行数据编/解码模块、数据缓存和转换模块以及用户接口输入/输出模块。本物理接口板主要应用于航空航天和工业控制领域的计算机总线系统，它把传统1553B总线的传输速率从1Mbps提高到200Mbps，并且能够提供光纤通信接口以适应光纤传输的要求。

Description

一种高速1553B光纤总线物理接口板

技术领域

本发明涉及到一种新型光纤总线的物理接口(PHY)板。该接口板主要应用于航空航天和工业控制领域的计算机总线系统，实现了曼彻斯特II编码高速数据的正确收发，可支持200Mbps的最大数据传输率，并可支持光纤通信。

背景技术

曼彻斯特编码是一种自身带有同步时钟的数据编码技术，它可细分为两类：第一类主要用于10M以太网，它采用从低到高的跳变表示“1”，从高到低的跳变表示“0”；第二类常被用于MIL-STD-1553B总线标准，它用从低到高的跳变表示“0”，从高到低的跳变表示“1”，该编码又被成为“曼彻斯特II编码”(简称曼II编码)。

曼II编码是一种异步串行总线编码技术，总线上的发送端和接收端处于不同的时钟域，因此收/发双方构成了一个异步时序系统。在异步时序系统中，面临的主要问题是发送方的时钟和数据在接收方如何能够正确的恢复出来。目前，解决该问题主要有两种技术。

一种进行数据恢复的技术是“过采样”技术。“过采样”就是使用大于奈奎斯特采样频率的时钟对异步串行数据进行数据恢复的过程。对于相位固定不变且信号质量非常好的理想信号来说，当采样时钟的频率等于奈奎斯特频率时就可以获得很好的采样效果。但是，现实情况是信号的相位会发生漂移，信号的质量也不是完美的，尤其是在上升沿和下降沿的边沿部位。为了消除实际信号的上述不利因素，必须采用更高频率的采样时钟，通常8倍频的采样时钟对于数据恢复来说就已经足够了。对于低频信号，在FPGA上采用8倍甚至16倍频的采样时钟进行采样都是很容易实现的，但是对于100Mbps以上的高频信号，采样频率将达到800MHz，这是目前的FPGA技术所很难达到的。

另一种技术是“时钟数据恢复”技术(CDR)。“时钟数据恢复”技术是以锁相环技术为基础的，首先利用锁相环输出的采样时钟clock sample对输入数据data in进行采样并获得采样后数据data sample，之后在鉴相器中对data in和data sample进行相位比较，若满足要求则使能相位同步信号Ss并输出一组同步的时钟和数据：clock out和data out，若不满足相位同步要求则提供相位调整信号Sa，调整采样时钟clocksample的相位并继续对data in采样。

上述两种技术都有各自的缺点，对于“过采样”技术，很难在FPGA上实现对高频信号的采样；对于“时钟数据恢复”技术，由于需要一段相位同步的时间，因此只适用于长帧数据的传输，而对于短帧数据其效率是非常低的。

发明内容

目前的1553B总线物理接口一般是来自国外的已有产品，它仅仅能够支持最大1Mbps的总线数据传输率，而且只能与电缆相连，无法满足高速光纤总线的传输要求。

本发明针对上述问题，设计了一种高速光纤总线物理接口板，它实现了光纤接口电路，并解决了高速异步串行总线的采样问题，从而提供了较完美的解决方案。

本发明在光纤总线接口的电路部分可向光纤总线模块提供标准的LVPECL差分信号，LVPECL差分信号可以有效地防止信号干扰，非常适合于高速信号的传输；接口电路对于用户设备可提供友好的LVTTL电平的同步信号，包括一组并行输出的数据信号和同步时钟信号。

本发明在高速串行数据的采样和处理部分，设计并实现了有针对性的总线逻辑，这部分逻辑主要包括三个模块：总线接口串行数据编/解码模块、数据缓存和转换模块、用户接口输入/输出模块。

串行数据的编/解码模块，又被划分为编码子模块和解码子模块。编码子模块的设计是通过在每个时钟沿的上升沿对数据进行移位输出实现的。解码子模块的设计采用的是“多时钟移相”技术，该技术是采用多个不同相位的时钟对同一个输入信号分别进行采样，然后把获得的采样结果进行综合，得到的综合后的信号即为最终采样数据。“多时钟移相”技术必须与具体的协议相结合才能获得较好的处理效果，原因在于多个采样数据的综合过程是需要有特定的约束条件介入才能获得唯一确定的结果。在本发明的实现过程中，根据“多时钟移相”技术和1553B总线协议，设计出了相应的采样状态机，从而可以获得正确的输出结果。

数据缓存和转换模块是衔接串行数据编/解码模块和用户接口输入/输出模块的中间环节。它在总线数据的接收和发送过程中都发挥重要作用。在总线数据的接收过程中，该模块根据采样后的时钟和采样结果，对接收数据进行缓存，并向用户接口输入/输出模块提供缓存的读请求和读数据信号；在总线的发送过程中，该模块将用户接口输入/输出模块的同步时钟作为写入时钟，将数据写入发送缓存中，然后向串行数据编/解码模块提供访问的接口信号。

用户接口输入/输出模块在总线数据的接收方向需要向用户设备提供一组并行数据和同步时钟，在发送方向需利用用户设备的源时钟来获取发送数据，然后将时钟和数据传递给数据缓存和转换模块。

附图说明

图1高速1553B光纤总线物理接口板系统结构图。

图2LVPECL的直流耦合。

图3LVPECL的交流耦合。

图4解码逻辑的状态转换图。

图5MODELSIM仿真波形图。

图6Chip Scope片上逻辑分析仪波形图。

具体实施方式

高速1553B光纤总线物理接口板在结构上主要包括光纤收发器、FPGA逻辑器件、双排插针和其他配套元器件，其系统结构如图1所示。在具体实施过程中，接口电路设计和FPGA逻辑设计是两个最主要的设计环节，下面将分别予以说明。

(1)接口电路部分

接口电路部分主要实现光纤收发器的LVPECL电平到FPGA的LVTTL电平的正确转换，其中所涉及的关键问题是光纤收发器源端和终端电阻的匹配。

根据LVPECL标准，差分信号的源端设备的阻抗和终端设备的阻抗必须严格满足特定的要求，否则传输中的信号将会发生振铃或环绕振荡现象，信号的完整性将会被破坏。

LVPECL有直流耦合和交流耦合两种连接方式，应加以区分避免混淆。

当采用直流耦合时，差分信号的每一路经过50Ω的负载连接到V_CC-2V的电源。由于V_CC-2V不是标准电平，需要按图2所示的电阻网络将3.3V或5V电平分压获得。在图中，分压电阻R1和R2阻值的计算公式为：

R2＝25Vcc

当采用交流耦合时，差分信号的每一路经过50Ω的负载连接到V_CC-1.3V的电源。同样，由于V_CC-1.3V不是标准电平，也需要通过电阻网络的分压，如图3所示。在图中，R3是直流偏置电阻，R1和R2是分压电阻，分压电阻R1和R2阻值的计算公式为：

R2＝38.462Vcc

按照上述的公式计算即可求出实际系统中需要的阻值，按照所得数值选取器件就可以保证差分信号的正确传输。

(2)FPGA编/解码逻辑部分

高速1553B光纤总线的FPGA编/解码逻辑的实现包括代码设计、MODELSIM仿真和调试三个环节。

在解码逻辑的代码设计阶段，首先按照前文所述的多时钟移相采样技术获得总线上的串行数据；接着将采样得到的数据和同步时钟作为输入信号，由曼II码的解码状态机进行处理；最后根据输出信号格式输出并行数据和同步时钟。其中，曼II码的解码状态机设计是最重要的步骤，状态机的状态变迁如图4所示。

当系统复位时，状态机处于初始状态，在该状态对各工作寄存器初始化，随后进入空闲状态；在空闲状态下，如果未收到有效的总线数据，则状态保持不变，若收到错误的同步码则进入错误状态，若收到命令字同步码则进入命令/状态字解码状态，若收到数据字同步码则进入数据字解码状态；在命令字/状态字解码状态下，若收到的比特个数达到16bit且校验位正确则进入解码完成状态，若发生错误则进入错误状态；数据字解码状态机的实现与命令字/状态字的情况相类似；在错误状态或解码完成状态之后，状态机又跳回到空闲状态，开始下一次接收。

在上述过程中，由于采用了多时钟移相技术，每个曼II编码的1位实际上对应着8位采样数据，因此，需要对这些数据进行合理的解析才能得到解码后的正确结果。

在FPGA代码设计之后，为了初步检查设计是否符合功能要求和时序条件，需要进行功能仿真和时序仿真，图5是使用MODELSIM仿真工具获得的解码过程时序仿真波形。

经过功能仿真和时序仿真之后，还需要进行光纤网络环境下的实际调试，在调试中采用的工具是ChipScope软件。Chip Scope是Xilinx(赛灵思)公司提供的FPGA片上逻辑分析工具，它的工作过程是由用户指定采样时钟、触发条件和采样数据，然后根据用户在逻辑设计阶段生成的网表文件，生成一个逻辑分析仪的软核并下载到FPGA中，在工作频率不是太高的前提下，可以实时获得非常完美的信号，从而验证设计的正确性。Chip Scope工具极大的方便了逻辑设计的片上调试，缩短了设计和开发的周期。图6为解码逻辑在下载到FPGA中实际工作时，由Chip Scope采样获得的波形。

以上所述，仅是本发明的较佳实例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何精于本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出其他种种的改良或修饰为等同变化的等效实例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (1)

1.一种高速1553B光纤总线物理接口板，其中，所述接口板在连接总线一侧采用光纤接口，该光纤接口具有单独的接收通道和发送通道，并且具有冗余的收发通道，所述接口板在连接用户设备一侧采用40个引脚的双排插针，该双排插针的接口定义按用户要求进行定制设计，所述接口板的最大总线数据传输率为200Mbps，所述接口板的总线编码采用1553B总线编码，所述接口板具有一块核心FPGA芯片，并在该芯片上实现了高速1553B总线的编解码逻辑，其特征在于： 

所述光纤接口的电路部分向光纤总线提供标准的LVPECL差分信号，并对用户设备提供LVTTL电平的同步信号，该LVTTL电平的同步信号包括一组并行输出的数据信号和同步时钟信号； 

所述接口板的高速串行数据的采样和处理部分包括总线接口串行数据编/解码模块、数据缓存和转换模块以及用户接口输入/输出模块，其中所述串行数据编/解码模块被划分为编码子模块和解码子模块，所述数据缓存和转换模块衔接所述串行数据编/解码模块和用户接口输入/输出模块，在总线数据的接收过程中，所述数据缓存和转换模块根据采样后的时钟和采样结果，对接收数据进行缓存，并向用户接口输入/输出模块提供缓存的读请求和读数据信号，在总线的发送过程中，所述数据缓存和转换模块将用户接口输入/输出模块的同步时钟作为写入时钟，将数据写入发送缓存中，然后向所述串行数据编/解码模块提供访问的接口信号； 

所述用户接口输入/输出模块在总线数据的接收方向上向用户设备提供一组并行数据和同步时钟，在发送方向利用用户设备的源时钟来获取发送数据，然后将时钟和数据传递给所述数据缓存和转换模块。 

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