CN102799558B - 基于cpci总线的rs422通讯模块 - Google Patents
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Abstract
基于CPCI总线的RS422通讯模块，涉及一种基于CPCI总线的RS422通讯模块。目的是针对传统电信设备总线与工业标准PCI总线不兼容，PCI的传统机械结构散热条件差、抗振动能力差、PCI的金手指式互连方式防腐性差、可靠性差、负载能力弱的问题。CPCI总线的RS422通讯模块以高速DSP芯片为CPU，实时性高，数据处理能力强，同时具有强大且高效的硬件资源；支持8个独立收发通道，每个通道支持8MByte数据发送前预下载，接收数据最大32MByte空间存储，兼容通用波特率的前提下，支持特殊波特率。用于数据的快速传送。
Description
技术领域
本发明涉及一种基于CPCI总线的RS422通讯模块。
背景技术
随着计算机技术的迅速发展，计算机通信方式已经逐步向更快速、更远距离、更稳定的方向发展。计算机通信方式可以分为并行通信和串行通信，而以RS-422通信协议为代表的串行通信在数据通信吞吐量不是很大的微处理电路中更加简易、方便、灵活，特别是在远距离信息传输中串行总线发挥着不可替代的作用。在军事领域、工业监控、数据采集和实时控制系统中，串行通信往往能够发挥其连接简单、使用灵活方便、数据传递可靠等优点。因此RS-422通信单元的研究是通信领域中的热门课题。
对于通信系统而言能够正确的传输数据是最基本的要求，作为一种支持多点差分数据传输数据的电气规范，RS422标准越来越受到重视。RS-422总线标准是一种串行总线标准，是为弥补RS-232速率低、通信距离短等缺点而产生的。RS-422接口具有数据传输速率快、可靠性高、支持远距离传输、抗噪声能力强等优点是其他接口标准无法比拟的，因此被广泛应用于通讯系统中。
然而，多年来电信系统工程师与设备制造商面临的棘手问题：传统电信设备总线与工业标准PCI(Peripheral Component Interconnect)总线不兼容，而且PCI的传统机械结构散热条件差、抗振动能力差；PCI采用的金手指式互连方式防腐性差、可靠性差、负载能力弱等缺点。因此本专利采用CPCI总线，Compact PCI(Compact Peripheral ComponentInterconnect)简称CPCI，又称紧凑型PCI，是PICMG(PCI Industrial ComputerManufacturer’s Group，国际工业计算机制造者联合会)于1994提出来的一种总线接口标准。CPCI技术是在PCI技术基础之上经过改造而成，继续采用PCI局部总线技术，是以PCI电气规范为标准的高性能工业用总线。
发明内容
本发明的目的是针对传统电信设备总线与工业标准PCI总线不兼容，PCI的传统机械结构散热条件差、抗振动能力差、PCI的金手指式互连方式防腐性差、可靠性差、负载能力弱的问题，提供一种基于CPCI总线的RS422通讯模块。
基于CPCI总线的RS422通讯模块，它包括PCI接口电路、主控电路、串行EEPROM存储器、FLASH存储器、SDRAM存储器、FPGA电路、八路数据信号转换电路和八路RS422收发单元；
所述PCI接口电路嵌入在主控电路中；
串行EEPROM存储器的数据输出端连接主控电路的数据输入端；FLASH存储器的数据输出端连接主控电路的数据输入端；主控电路、SDRAM存储器、FPGA电路均连接在DSP总线上；
FPGA电路的八路数据输出端分别与八路数据信号转换电路的数据输入端连接，每路数据信号转换电路的TTL电平信号输出端分别连接每路RS422收发单元的TTL电平信号发送端；每路RS422收发单元将信号差分输出；
每路RS422收发单元的串行数据信号输出端连接每路数据信号转换电路的串行数据信号输入端，每路数据信号转换电路的数据信号输出端均与FPGA电路的数据信号输入端连接，主控电路的PCI接口电路将数据输出到CPCI总线上。
本发明的优点是：本专利基于CPCI总线的RS422通讯模块的解决方案，采用的CPCI的特点是：继续采用了PCI局部总线技术，但它抛弃PCI的传统机械结构，而改用经过实践验证的高可靠欧洲卡结构，改善了散热条件，提高了抗振动能力，同时也符合电磁兼容性要求；CPCI抛弃PCI的金手指式互连方式，改用2mm密度的针孔型连接器，具有气密性、防腐性，提高了可靠性，增加了负载能力。
本专利是以高速DSP芯片为CPU，实时性高，数据处理能力强，同时具有强大且高效的硬件资源；支持8个独立收发通道，每个通道支持8MByte数据发送前预下载，接收数据最大32MByte空间存储，兼容通用波特率的前提下，支持特殊波特率，波特率可通过上位机软件设置；CPCI总线使得组建的通讯设备具有体积小、结构简单、数据吞吐率高、机动灵活易于维修等优点，该模块具有重要的应用价值。
附图说明
图1为本发明的结构示意图；
图2为FPGA的数据逻辑；
图3为波特率设置的过程图；
图4为SDRAM存储器电路图；
图5为DM642PCI接口电路图；
图6为RS422收发单元的电路图。
具体实施方式
具体实施方式一：下面结合图1至图6说明本实施方式，本实施方式所述的一种基于CPCI总线的RS422通讯模块，它包括PCI接口电路1、主控电路2、串行EEPROM存储器3、FLASH存储器4、SDRAM存储器5、FPGA电路6、八路数据信号转换电路7和八路RS422收发单元8；
所述PCI接口电路1嵌入在主控电路2中；
串行EEPROM存储器3的数据输出端连接主控电路2的数据输入端；FLASH存储器4的数据输出端连接主控电路2的数据输入端；主控电路2、SDRAM存储器5、FPGA电路6均连接在DSP总线上；
FPGA电路6的八路数据输出端分别与八路数据信号转换电路7的数据输入端连接，每路数据信号转换电路7的TTL电平信号输出端分别连接每路RS422收发单元8的TTL电平信号发送端；每路RS422收发单元8将信号差分输出；
每路RS422收发单元8的串行数据信号输出端连接每路数据信号转换电路7的串行数据信号输入端，每路数据信号转换电路7的数据信号输出端均与FPGA电路6的数据信号输入端连接，主控电路2的PCI接口电路1将数据输出到CPCI总线上。
本实施方式中的FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
具体实施方式二：下面结合图1说明本实施方式，本实施方式为对实施方式一的主控电路2的进一步说明，本实施方式所述的主控电路2是采用TMS320DM642高速DSP芯片实现的。
具体实施方式三：下面结合图1和图2说明本实施方式，本实施方式为对实施方式一的FPGA6的进一步说明，本实施方式所述的FPGA电路6包括读写控制单元、发送数据缓冲FIFO单元、接收数据缓冲FIFO单元、并/串转换单元、波特率和控制字设置单元、串/并转换单元和中断处理单元，
发送数据缓冲FIFO单元连接在DSP总线上；发送数据缓冲FIFO单元的并行数据信号输出端连接并/串转换单元的并行数据信号输入端，并/串转换单元的串行数据输出端连接数据信号转换电路7输入端；
发送数据缓冲FIFO单元的状态信号输出端连接中断处理单元的状态信号输入端，中断处理单元连接DSP总线；
读写控制单元的读写控制数据信号输出端连接发送数据缓冲FIFO单元的读写控制数据信号输入端，
DSP总线连接读写控制单元，读写控制单元的读写控制信号输出端连接接收数据缓冲FIFO单元的读写控制信号输入端；读写控制单元的片选信号输出端连接接收数据缓冲FIFO单元的片选信号输入端；
接收数据缓冲FIFO单元的状态数据信号输出端连接中断处理单元的状态数据信号输入端；中断处理单元的中断信号输出端连接DSP总线；
DSP总线连接波特率和控制字设置单元；波特率和控制字设置单元的发送数据控制信号输出端连接并/串转换单元的发送数据控制信号输入端；
数据信号转换电路7的串行数据输出端连接波特率和控制字设置单元的串行数据输入端，波特率和控制字设置单元的串行数据输出端连接串/并转换单元的串行数据输入端；
数据信号转换电路7的串行数据输出端连接串/并转换单元的串行数据输入端；串/并转换单元的并行数据输出端连接接收数据缓冲FIFO单元的并行数据输入端；接收数据缓冲FIFO单元连接DSP总线；
串/并转换单元的中断数据输出端连接中断处理单元的中断数据输入端，中断处理单元连接DSP总线。
具体实施方式四：下面结合图1至图3说明本实施方式，本实施方式为对实施方式一的FPGA6的进一步说明，
本实施方式所述的FPGA电路6中波特率和控制字设置单元的波特率设置的实现过程为：
波特率设置的实现是通过11.0592M晶振实现的，将11.0592M除以欲发送的波特率baud得到BRR，
若BRR可以被16整除，得出商Y，根据公式一奇分频：Y＝2*value+1和公式二偶分频：Y＝2*value来计算得出设置参数value的值；
若BRR可以被18整除，得出商Y，根据公式一奇分频：Y＝2*value+1和公式二偶分频：Y＝2*value来计算得出设置参数value的值；其中BRR、Y均为是正整数。
本设计通过11.0592M晶振来实现任意波特率的设置，最高波特率为691.2Kb/s。在字结构设置中，某一位决定对11.0592M时钟进行16或者18分频，可得到最高波特率为691.2Kb/s或者614.4Kb/s，某一位决定是奇分频或是偶分频，对691.2Kb/s或614.4Kb/s实现奇分频或偶分频，进而可以得到特殊波特率和通过波特率，实现任意波特率支持。
CPCI总线的波特率命令信号输出端连接DSP，再经DSP传至FPGA，FPGA里有相应的波特率设置模块，该模块输入参数有11.0592M时钟和value的值，经过模块计算处理，输出发送波特率和接收波特率，即我们想要设置的波特率。
具体实施方式五：下面结合图1和图2说明本实施方式，本实施方式为对实施方式一的数据通讯电路7的进一步说明，本实施方式所述的数据信号转换电路7包括隔离电路和电平转换电路，
FPGA电路6的串行数据信号输出端连接隔离电路的串行数据信号输入端，隔离电路的隔离数据信号输出端连接电平转换电路的隔离数据信号输入端；电平转换电路的串行数据信号输出端连接隔离电路的串行数据信号输入端；隔离电路的隔离数据信号输出端连接主控电路2中的FPGA电路6的隔离数据信号输入端。
具体实施方式六：下面结合图1说明本实施方式，本实施方式为对实施方式一的PCI接口电路1的进一步说明，本实施方式所述的PCI接口电路1是采用型号为TMS320DM642的高速DSP实现的PCI接口。
具体实施方式七：下面结合图1和图6说明本实施方式，本实施方式是对实施方式一的RS422收发单元8的进一步说明，
本实施方式所述的RS422收发单元8采用的芯片为MAX485芯片；
发送数据时，由FPGA直接生成的TTL电平信号经过光耦隔离后输出DI信号至MAX485，经过MAX485后信号差分输出，分为A、B正负两路相反的差分信号；
接收数据时，差分信号A、B经过MAX485后，转换为TTL电平信号RO，经过光耦隔离后输入FPGA。
本发明不局限于上述实施方式，还可以是上述各实施方式中所述技术特征的合理组合。
Claims (6)
1.基于CPCI总线的RS422通讯模块，它包括PCI接口电路(1)、主控电路(2)、串行EEPROM存储器(3)、FLASH存储器(4)、SDRAM存储器(5)、FPGA电路(6)、八路数据信号转换电路(7)和八路RS422收发单元(8)；
所述PCI接口电路(1)嵌入在主控电路(2)中；串行EEPROM存储器(3)的数据输出端连接主控电路(2)的数据输入端；FLASH存储器(4)的数据输出端连接主控电路(2)的数据输入端；主控电路(2)、SDRAM存储器(5)、FPGA电路(6)均连接在DSP总线上；
FPGA电路(6)的八路数据输出端分别与八路数据信号转换电路(7)的数据输入端连接，每路数据信号转换电路(7)的TTL电平信号输出端分别连接每路RS422收发单元(8)的TTL电平信号发送端；每路RS422收发单元(8)将信号差分输出；
每路RS422收发单元(8)的串行数据信号输出端连接每路数据信号转换电路(7)的串行数据信号输入端，每路数据信号转换电路(7)的数据信号输出端均与FPGA电路(6)的数据信号输入端连接，主控电路(2)的PCI接口电路(1)将数据输出到CPCI总线上；
其特征在于：FPGA电路(6)包括读写控制单元、发送数据缓冲FIFO单元、接收数据缓冲FIFO单元、并/串转换单元、波特率和控制字设置单元、串/并转换单元和中断处理单元，
发送数据缓冲FIFO单元连接在DSP总线上；发送数据缓冲FIFO单元的并行数据信号输出端连接并/串转换单元的并行数据信号输入端，并/串转换单元的串行数据输出端连接数据信号转换电路(7)输入端；
发送数据缓冲FIFO单元的状态信号输出端连接中断处理单元的状态信号输入端，中断处理单元连接DSP总线；
读写控制单元的读写控制数据信号输出端连接发送数据缓冲FIFO单元的读写控制数据信号输入端，
DSP总线连接读写控制单元，读写控制单元的读写控制信号输出端连接接收数据缓冲FIFO单元的读写控制信号输入端；读写控制单元的片选信号输出端连接接收数据缓冲FIFO单元的片选信号输入端；
接收数据缓冲FIFO单元的状态数据信号输出端连接中断处理单元的状态数据信号输入端；中断处理单元的中断信号输出端连接DSP总线；
DSP总线连接波特率和控制字设置单元；波特率和控制字设置单元的发送数据控制信号输出端连接并/串转换单元的发送数据控制信号输入端；
数据信号转换电路(7)的串行数据输出端连接波特率和控制字设置单元的串行数据输入端，波特率和控制字设置单元的串行数据输出端连接串/并转换单元的串行数据输入端；
数据信号转换电路(7)的串行数据输出端连接串/并转换单元的串行数据输入端；串/并转换单元的并行数据输出端连接接收数据缓冲FIFO单元的并行数据输入端；接收数据缓冲FIFO单元连接DSP总线；
串/并转换单元的中断数据输出端连接中断处理单元的中断数据输入端，中断处理单元连接DSP总线。
2.根据权利要求1所述的基于CPCI总线的RS422通讯模块，其特征在于：主控电路(2)是采用型号为TMS320DM642高速DSP芯片实现的。
3.根据权利要求1所述的基于CPCI总线的RS422通讯模块，其特征在于：FPGA电路(6)中波特率和控制字设置单元的波特率设置的实现过程为：
波特率设置的实现是通过11.0592M晶振实现的，将11.0592M除以欲发送的波特率baud得到BRR，
若BRR可以被16整除，得出商Y,根据公式一奇分频：Y＝2*value+1和公式二偶分频：Y＝2*value来计算得出设置参数value的值；
若BRR可以被18整除，得出商Y,根据公式一奇分频：Y＝2*value+1和公式二偶分频：Y＝2*value来计算得出设置参数value的值；其中BRR、Y均为是正整数。
4.根据权利要求1所述的基于CPCI总线的RS422通讯模块，其特征在于：数据信号转换电路(7)包括隔离电路和电平转换电路，
FPGA电路(6)的串行数据信号输出端连接隔离电路的串行数据信号输入端，隔离电路的隔离数据信号输出端连接电平转换电路的隔离数据信号输入端；电平转换电路的串行数据信号输出端连接隔离电路的串行数据信号输入端；隔离电路的隔离数据信号输出端连接主控电路(2)中的FPGA电路(6)的隔离数据信号输入端。
5.根据权利要求1所述的基于CPCI总线的RS422通讯模块，其特征在于：PCI接口电路(1)是采用型号为TMS320DM642的高速DSP实现的PCI接口。
6.根据权利要求1所述的基于CPCI总线的RS422通讯模块，其特征在于：RS422收发单元(8)的实现过程为：
所述RS422收发单元(8)采用的芯片为MAX485芯片；
发送数据时，由FPGA直接生成的TTL电平信号经过光耦隔离后输出DI信号至MAX485，经过MAX485后信号差分输出，分为A、B正负两路相反的差分信号；
接收数据时，差分信号A、B经过MAX485后，转换为TTL电平信号RO，经过光耦隔离后输入FPGA。
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