CN110008157A - 一种串行解串器的硬件架构 - Google Patents

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唐昊南
耿淑琴
侯立刚
王森
王雨
张哲�
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Abstract

本发明公开了一种串行解串器的硬件架构，此架构包括串行器以及解串器，其中串行器由FIFO模块、串行编码模块、串行转换模块构成；解串器由FIFO模块、解串译码模块、串行接收器模块构成；外部低速设备的并行数据经由串行器被发送到串行高速数据总线上，然后被解串器接收，转换成并行数据发送给另一端的低速设备，实现点对点的串行通信。本发明中的FIFO模块中使用两组寄存器，一组用来进行二进制计数，另一组用于寄存二进制转换而成的格雷码。这种设计方法虽然增加了寄存器的数目，但是与传统FIFO相比可以减少格雷码转换成二进制所需的组合逻辑，而且提高了系统的运行频率。

Description

一种串行解串器的硬件架构
技术领域
本发明涉及一种串行解串器的硬件架构，属于计算机硬件设计领域。
背景技术
目前，串行/解串器在高速数据通信领域已经非常常见，在短距离芯片互联中起着重要作用，能够有效的减少引脚数目以及轨迹数，提高通信数据速率，另一方面由于提高数据速率能够对增加对现存资源的利用率(如改善大量光纤基础设施的数据吞吐量)，不断提高通信中的数据速率已经成为趋势，于是串行/解串器在如今高速数据通信中扮演着越来越重要的角色。高速串行数据通信在许多应用中广泛出现，并且它们在继续更广泛的替换掉传统的并行数据连接系统，例如集成电路设备(IDE)硬盘接口电路、ATA规格或AT扩展包接口(ATA/ATAPI)，以及双向并行通信。并行通信和串行通信最基本的差别就在于它们对应的在两个器件之间用作传输数据的物理信道的数量。并行通信意味着数据通路除了连地通路外，还包含有许多物理信道，而串行通信中数据通路常常只存在两条指定的信道，用于传输一对差分信号，同时并不需要连地通路。并行数据通信和串行数据通信的另外一个重要区别，在于二者系统是否工作在同步模式下，并行系统通常工作在同步模式下，串行系统则在非同步模式下，这样串行系统就允许有一个频率上的失配，而不需要应用相同的时钟参考源。
集成电路的价格不断降低，以及对于更高数据速率和更远传输距离的渴望，都促进了串行数据通信逐渐代替并行数据通信的过程，例如通用串行总线USB(UniversalSerialBus)取代IEEE1284双向并行通信，以及SATA(SerialATAttachment)取代ATA硬盘接口规范一样。许多应用在今天都需要更宽的带宽、更低消耗的通信接口电路，例如面板连接(panellink)，串行背板连接(serialbacklink)，以及高速因特网。
目前，高速串行解串器在国内的技术发展仍然相对滞后，还没有成熟的串行解串器芯片在市场上流通。本发明中涉及的串行解串器架构，能够应用于高速串行数据通信中，作为高速数据的接口电路，或者集成于别的系统，具有很强的可复用性、实用性，有广阔的发展空间。
发明内容
本发明采用的技术方案为一种串行解串器的硬件架构，此架构包括串行器以及解串器，串行器与解串器之间通过串行数据通路连接；串行器由FIFO模块、串行编码模块、串行转换模块构成；解串器由FIFO模块、解串译码模块、串行接收器模块构成；
输入寄存器通过Nbit宽的并行数据线连接到FIFO模块，FIFO模块的输出经由1bit宽的串行数据线连接到串行编码模块，串行编码模块的输出经由1bit宽的串行数据线连接到串行转换模块。整个串行器由系统时钟驱动。接下来是解串器模块，首先，串行接收模块接收从串行器传出的1bit输出，经由串行接收模块，输出1bit宽的输出，接入解串译码模块，解串译码模块的Nbit宽的输出通过Nbit宽并行总线连接到解串器中的FIFO模块，FIFO模块的输出经由Nbit并行总线连接输出寄存器，最终输出Nbit并行数据。解串器由从串行数据中提取出来的时钟来驱动。
外部低速设备的并行数据经由串行器被发送到串行高速数据总线上，然后被解串器接收，转换成并行数据发送给另一端的低速设备，实现点对点的串行通信。
为实现上述功能，本发明采用以下技术方案：
可选地，外部设备的数据首先存入输入寄存器，通过输入寄存器被读入串行器的FIFO模块中。
可选地，串行器中的FIFO模块只工作在一个时钟域中，用于缓存由外部设备输入的数据。
可选地，串行器中的串行解码模块将存储在FIFO模块中的数据读出，然后发送串行的数据包。
可选地，串行器中的串行转换模块将从串行解码模块得到的数据发送到串行数据线上。
可选地，由于外部数据的输入速率与输出速率可能不相同，这就使得输入逻辑的电路与输出逻辑的电路工作在不同在频率不同的时钟域上，解串器中的FIFO模块用于两个不同时钟域之间的缓存以满足两个不同时钟域的时序要求。
可选地，解串器中的串行接收模块接收串行数据总线上的串行数据，将其发送给解串译码器。
可选地，解串器中的串行接收模块包含一个PLL模块，用于接收从解串译码模块发送过来的时钟，并产生用于解串译码模块的时钟。
可选地，解串译码模块接收串行接收模块发过来的串行数据，并发送并行数据给FIFO模块。
可选地，解串译码模块中包含串行时钟提取逻辑，用于从串行接收模块接收到的串行数据中提取出串行时钟，以发送给串行接收模块中的PLL模块。
本发明的有益效果是：本发明的解串译码模块中用到的串行时钟是利用串行数据产生的，这样设置没有了时钟相位问题也不存在信号之间的相互干扰、噪声等问题，只要数据有效就能恢复出时钟，使得数据信号与设计中的任何其他信号都无关，这样可以确保高速数据传输时的低误码率。
与现有技术相比，本专利使用效率更高速度更快的FIFO模块。主要实现方法如下：
不同于传统的FIFO中需要将读写指针同步到相邻时钟域在进行比较，本发明中的FIFO模块中的空，满逻辑判断以及标记位的生成均通过异步比较读写指针的手段来实现。
本发明中的FIFO模块中使用两组寄存器，一组用来进行二进制计数，另一组用于寄存二进制转换而成的格雷码。这种设计方法虽然增加了寄存器的数目，但是与传统FIFO相比可以减少格雷码转换成二进制所需的组合逻辑，而且提高了系统的运行频率。
为进一步减少寄存器的使用，本专利中的FIFO模块通过复用二进制计数器MSB位与格雷码计数器的MSB位，以此达到减少寄存器数目的目的。采用这种方法，每个指针可以减少一个寄存器的使用。
在FIFO的空满判断方面，传统的FIFO通过比较二进制指针的拓展环绕位并结合读写指针的其余位共同进行判断，这种方法易于实现但是需要先将二进制指针转换成格雷码，同步到目的时钟域之后再转换回二进制，再进行比较，需要大量组合逻辑资源，并且速度受转换逻辑制约。本专利中采用直接对格雷码指针进行比较的方法节省格雷码转换成二进制的组合逻辑资源。将格雷码指针的MSB以及MSB-1位组成相位，本专利中的FIFO模块通过比较相位以及剩余指针位来实现空与满的判断。
本专利通过比较指针的相位以及剩余位，产生方向置位信号以及方向复位信号用于驱动方向锁存器，其中方向置位信号通过将写指针的MSB位与读指针的MSB-1位异或之后与取反之后的写指针的MSB-1位与读指针的MSB位异或的结果进行与运算得到。方向复位信号通过将写指针的MSB-1位与读指针的MSB位异或之后与取反之后的写指针的MSB位与读指针的MSB-1位异或的结果进行与运算得到。方向置位信号为零时，将驱动方向锁存器输出高电平，代表FIFO即将被写满。方向复位信号与系统的写复位信号相或之后的信号为1时，将会驱动方向锁存器产生低电平，代表FIFO将被读空。
附图说明
图1为串行解串器的架构图；
图2为串行器结构图；
图3为解串器结构图；
具体实施方式
如图1-3为一种串行解串器的硬件架构，此架构包括串行器以及解串器，其中串行器由FIFO模块、串行编码模块、串行转换模块构成；解串器由FIFO模块、解串译码模块、串行接收器模块构成；外部低速设备的并行数据经由串行器被发送到串行高速数据总线上，然后被解串器接收，转换成并行数据发送给另一端的低速设备，实现点对点的串行通信。
以下为本发明的具体步骤:
外部设备的数据首先存入输入寄存器，通过输入寄存器被读入串行器的FIFO模块中。
串行器中的FIFO模块只工作在一个时钟域中，用于缓存由外部设备输入的数据。
串行器中的串行解码模块将存储在FIFO模块中的数据读出，然后发送串行的数据包。
串行器中的串行转换模块将从串行解码模块得到的数据发送到串行数据线上。
解串器中的串行接收模块接收串行数据总线上的串行数据，将其发送给解串译码器。
解串译码器将接收到的数据转换成并行数据，写入FIFIO，通过串行时钟提取模块提取出并行数据的处理时钟，提供给串行接收模块中的PLL以及FIFO模块。
FIFO模块中的数据被读入输出寄存器然后输出到另一端的设备。
例如串行解串器的输入为32bit的并行数据，串行解串器将此数据转换成16bit一帧的串行数据，每64bit构成一个数据包，每帧传送1byte的实际数据。由于实际输入的并行数据是32bit的，因此需要通过PLL将并行数据的时钟倍频32倍。在此例子中将并行数据的处理时钟频率规定为1Mhz，那么串行数据的处理时钟的频率就是32Mhz。为使并行数据按字节隔开，在每个有效字节后面加入一个字节的帧边界，这样32bit的数据再转换成串行数据之后变成了64bit。由于串行数据的处理时钟频率是32Mhz，因此每两个时钟发送一个有效的并行数据。

Claims (10)

1.一种串行解串器的硬件架构，其特征在于：此硬件架构包括串行器以及解串器，其中串行器由FIFO模块、串行编码模块和串行转换模块构成；解串器由FIFO模块、解串译码模块、串行接收器模块构成；外部低速设备的并行数据经由串行器被发送到串行高速数据总线上，然后被解串器接收，转换成并行数据发送给另一端的低速设备，实现点对点的串行通信。
2.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：外部设备的数据首先存入输入寄存器，通过输入寄存器被读入串行器的FIFO模块中。
3.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：串行器中的FIFO模块只工作在一个时钟域中，用于缓存由外部设备输入的数据。
4.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：串行器中的串行解码模块将存储在FIFO模块中的数据读出，然后发送串行的数据包。
5.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：串行器中的串行转换模块将从串行解码模块得到的数据发送到串行数据线上。
6.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：由于外部数据的输入速率与输出速率可能不相同，这就使得输入逻辑的电路与输出逻辑的电路工作在不同在频率不同的时钟域上，解串器中的FIFO模块用于两个不同时钟域之间的缓存以满足两个不同时钟域的时序要求。
7.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：解串器中的串行接收模块接收串行数据总线上的串行数据，将其发送给解串译码器。
8.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：解串器中的串行接收模块包含一个PLL模块，用于接收从解串译码模块发送过来的时钟，并产生用于解串译码模块的时钟。
9.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：解串译码模块接收串行接收模块发过来的串行数据，并发送并行数据给FIFO模块。
10.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：解串译码模块中包含串行时钟提取逻辑，用于从串行接收模块接收到的串行数据中提取出串行时钟，以发送给串行接收模块中的PLL模块。
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