CN102340316A

CN102340316A - 基于fpga的微型空间过采样直流平衡串行解串器

Info

Publication number: CN102340316A
Application number: CN2011102631762A
Authority: CN
Inventors: 毕卓; 王镇; 徐美华
Original assignee: University of Shanghai for Science and Technology
Current assignee: University of Shanghai for Science and Technology
Priority date: 2011-09-07
Filing date: 2011-09-07
Publication date: 2012-02-01

Abstract

本发明涉及一种基于FPGA的微型空间过采样直流平衡串行解串器，其目的是提供一种在没有内置串行解串器的FPGA中能够进行一些基于串行解串器的验证与设计。它主要包括时钟数据恢复模块CDR、8B/10B编码器、8B/10B解码器、异步FIFO缓冲模块、时钟产生模块、并转串模块、串转并模块、成帧模块与解帧模块。在发送端，数据经过异步FIFO缓冲模块缓冲后，经过成帧模块输入到8B/10B编码器（8位一帧）编码，然后经过并转串模块，最后差分输出。在接收端，差分信号经过差分输入模块接受后，输入到串转并模块输出，输出的数据经过8B/10B解码器解码后输入到解帧模块，最后经过异步FIFO缓冲模块缓冲输出。

Description

基于FPGA的微型空间过采样直流平衡串行解串器

技术领域

本发明涉及一种基于FPGA的微型空间过采样直流平衡串行解串器，具体的说是一种涉及串并转换技术、低摆幅差分技术、编解码技术、时钟数据恢复技术、串行通信技术的串行解串器。

背景技术

串行解串器是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。

串行解串器具有广泛的应用。它最早应用于广域网(WAN)通信。国际上存在两种广域网标准：一种是SONET，主要通行于北美；另一种是SDH，主要通行于欧洲。这两种广域网标准制订了不同层次的传输速率。目前万兆(OC-192)广域网已在欧美开始实行，而中国大陆已升级到2.5千兆(OC-48)水平。串行解串器技术支持的广域网构成了国际互联网络的骨干网。串行解串器技术同样应用于局域网(LAN)通信。以太网是世界上最流行的局域网，其数据传输速率不断演变。IEEE在2002年通过的万兆以太网标准，把局域网传输速率提高到了广域网的水平，并特意制订了提供局域网和广域网无缝联接的串行WAN PHY。与此同时，串行解串器技术也广泛应用于不断升级的存储区域网(SAN)，例如光纤信道。

但是，大多数串行解串器是独立的专用标准产品（ASSP）或专用集成电路（ASIC）器件，虽然，在过去几年中已经看到内置串行解串器的FPGA器件系列，然而这些都是高端的FPGA，价格比较昂贵。莱迪斯半导体公司已经推出了两款带有串行解串器的FPGA系列：LatticeECP2M和LatticeECP3。ECP2M和ECP3 FPGA为设计人员提供一个高性能的综合平台，以满足他们设计下一代产品的需求。虽然这些产品性能比较高。但是，对于一般的设计者而言，这些产品还是比较昂贵的。在市场上，大部分的FPGA是没有内置串行解串器的，这满足不了基于串行解串器的下一代产品设计的需求。基于此，本发明提出了一种基于FPGA的微型空间过采样直流平衡串行解串器。

与其他一些技术相比，本发明的优点在于，可以在没有内置串行解串器的FPGA产品中用逻辑单元设计一个微型串行解串器以满足基于串行解串器的产品的验证和开发。解决了在没有串行解串器的FPGA中设计和验证基于串行解串器的设计问题。

发明内容

本发明的目的是：为了解决内置串行解串器系列FPGA成本高的不足，大部分FPGA产品没有内置串行解串器的问题，提出了一种基于FPGA的微型空间过采样直流平衡串行解串器，并且具有低功耗的特点。

本发明的技术方案是：一种基于FPGA的微型空间过采样直流平衡串行解串器，包括：一个时钟数据恢复模块CDR、一个8B/10B编码器、一个8B/10B解码器、第一、第二2个异步FIFO缓冲模块、1个并转串模块、一个串转并模块、一个差分信号输出模块、一个差分信号输入模块、一个成帧模块、一个解帧模块与一个时钟产生模块。连接方式如图1所示：在发送端，输入数据经过第一异步FIFO缓冲模块缓冲后，输入到成帧模块，然后输入8B/10B 编码器中，再经过并转串模块串行输出，最后经过差分信号输出模块中的发送端以差分信号的方式输出；在接收端，差分信号经过差分信号输入模块将差分信号后经过时钟数据恢复模块CDR恢复数据和时钟，恢复后，数据经过串转并模块将串行信号转变为并行后，经过8B/10B解码器中的解码，然后进入解帧模块解帧，最后经过第二异步FIFO缓冲模块缓冲输出。其中，发送端与接收端的时钟信号由时钟管理模块管理控制。

上述时钟数据恢复模块CDR，采用了空间过采样的方法进行数据采样，这样可以解决FPGA系统频率瓶颈问题。其基本结构：输入数据和恢复的同频率不同相位的时钟进入一个鉴相器进行比较，产生超前/滞后信号(up/down)，这信号经过一个超前滞后计数器后产生超前/滞后(early/later)信号给一个时钟选择模块，控制6路同频不同相的时钟之间的切换，以保证采样时钟的上升沿在有效数据的之间，从而能够得到正确的数据，并采用了反馈结构去除了切换毛刺；所述时钟经两个并联的锁相环产生所述6路同频不同相的时钟。目前利用FPGA实现时钟恢复电路的方法，基本都是利用FPGA内部的锁相环产生N*f的高频时钟，然后再根据输入信号控制对高速时钟的分频，从而产生与输入信号同步的时钟信号。其中N决定了恢复时钟信号的精度，通常N为8，因此输入信号如果是100MHz，则系统的工作频率必须达到800MHz，对于中高端的FPGA，如此高的工作频率显然无法承受。基于此，本发明使用了空间过采样的方法。产生的方法是利用锁相环产生不同相位的同频率的时钟信号，然后再根据控制信号控制输出时钟在这些时钟之间进行切换，从而使输入数据实现同步。这样就不需要锁相环产生高频时钟，从而解决了系统频率的瓶颈问题。

上述的编码器和解码器，采用了8B/10B编码器与8B/10B解码器，这种传输码由IBM corporation在20世纪80年代初开发，8B/10B编码器可将每个并行数据字节映射为一个10bit的代码，然后将该10bit码串行化，转送到一个串行队上，可确保每个周期内有多次边沿切换，并实现直流平衡(所发送的0和1的数量相平衡)。数据流中频繁的边沿切换使得接收器能与输入数据流实现同步。直流平衡使得对交流耦合负载、长电缆和光电模块的驱动成为可能。

上述的异步FIFO缓冲模块，采用了乒乓操作，乒乓操作比较适合流水线操作，并选择了单口RAM减少了地址线。

上述的并转串模块和串转并模块，采用了移位寄存器结构：即将10个D触发器串行连接，数据根据时钟节拍移位，只有当控制信号有效时，数据置入或输出；对于控制信号产生电路，则由10个D触发器构成的环形计数器，外加边沿检测电路构成。

上述的时钟产生模块，采用了FPGA中内置的锁相环PLL实现倍频和分频，以实现对时序的控制。

本发明与现有技术相比较，具有如下优点：

（1）本发明实现简单，在FPGA中都可以实现。

（2）本发明的解决了内置串行解串器系列FPGA成本高的问题，使得在没有内置串行解串器的FPGA产品中也可以开发和验证一些基于串行解串器的产品。

（3）本发明由于结构简单，这就使得功耗比较低。

附图说明

图1是系统总框图。

图2是数据时钟恢复模块逻辑图。

图3是8B/10B编码器逻辑图。

图4是8B/10B解码器逻辑图。

图5是异步FIFO缓冲模块逻辑图。

图6是并转串模块电路图。

图7是串转并模块电路图。

图8是并串转换模块控制信号产生电路图。

具体实施方式

本发明的优选实施例结合附图详述如下：

实施例一：

如图1所示，本基于FPGA的微型空间过采样直流平衡串行解串器包括一个时钟数据恢复模块CDR（1）、一个8B/10B编码器（2）、一个8B/10B解码器（3）、第一、第二2个异步FIFO缓冲模块（4、4’）、1个并转串模块（5）、一个串转并模块（6）、一个差分信号输出模块（7）、一个差分信号输入模块（8）、一个成帧模块（9）、一个解帧模块（10）与一个时钟产生模块（11）。其特征是：在发送端，输入数据经过第一个异步FIFO缓冲模块（4）缓冲后，输入到成帧模块（9），然后输入8B/10B 编码器（2）中编码，再经过并转串模块（5）串行输出，最后经过差分信号输出模块（7）中的发送端以差分信号的方式输出；在接收端，差分信号经过差分信号输入模块（8）将转换信号后经过时钟数据恢复模块CDR（1）恢复数据和时钟，恢复后，数据经过串转并模块（6）将串行信号转变为并行后，经过8B/10B解码器（3）解码，然后进入解帧模块（10）解帧，最后经过第二异步FIFO缓冲模块（4’）缓冲输出；其中，发送端与接收端的时钟信号由时钟产生模块（11）管理控制。

实施例二：

本实施例与实施例一基本相同，特别之处如下：

<一>、时钟数据恢复模块CDR

如图2：输入数据和恢复的同频率不同相位的时钟进入鉴相器进行比较，产生超前/滞后信号(up/down)，这信号经过超前滞后计数器后产生超前/滞后(early/later)信号给时钟选择模块，控制6路同频不同相的时钟之间的切换，以保证采样时钟的上升沿在有效数据的之间，从而能够得到正确的数据。其中这几个模块都使用恢复出来的时钟号作为时钟输入以实现同步的目的。

上述鉴相器采用超前滞后鉴相器，具体电路如图所示，利用四个D触发器对输入信号Din进行采样产生s1，s2，s3三个信号，如果s2=s3/=s1,则表示时钟超前，up-down为高电平；如果s1=s2/=s3,则表示时钟滞后，up-down为低电平；当输入信号连0或连1时s1=s2=s3，valid为低电平，up-down无效。这两个信号都必须用时钟信号进行同步产生，否则电路可能由于s1，s2，s3的延迟差进入一种死锁状态。

采用计数器模块是因为鉴相器只有两种状态，如果直接将其输出用做控制时钟相位调整，则时钟切换过于频繁，而且输入信号中的毛刺会引起误操作。将信号经过计数器进行一段时间积累后产生控制信号。

<二>、8B/10B编码器

参见图3，本设计采用了3级流水线的结构并采用了查表法，8B/10B编码由5B/6B编和3B/10B来共同实现，其中低5位采用5B/6B编码，高3位采用了3B/4B编码。图中clk信号被省去，dtin为位并行输入，K为K码选择控制端。主要由3个模块组成：k码选择模块，5B/6B编码模块和3B/4B编码模块。在k码选择模块中，使用12个存储单元存储控字符，每个存储单元有11位。数据编码由5B/6B编码和3B/4B编码共同完成，首先是进行5B/6B编码，而将3B/4B缓冲，再第二级流水线再对其进行操作。与k码选择模块相同，5B/6B 编码模块使用32个存储单元存储6位的代码，每个存储单元是7位。首先，3B/4B编码根据规则标志位和5B/6B编码后的最高位选择正确的编码方式并产生标志信号。然后，将生成的6位码和4位码组一起后输出10位的数据码。在第三级流水线，选择模块根据k码的值输出正确的码。

<三>、8B/10B解码器

8B/10B解码器是将接受到的10位码复原为之前的8位码，本设计是基于一种被称为“running disparity”的处理过程。参见图4，与编码器相同，解码器也采用三级流水线结构。解码器主要由3部分组成：3B/4B解码器，5B/6B解码器和k解码器。

由图4知，在第一级流水线中，输入数据分为高4位与低6位分别输入3B/4B与5B/6B解码模块解码；同时K码输入到K解码模块解码。在第二级流水线中，将解码得到的数据输入到8B/10B解码模块解码，同时在直流平衡检查模块中检查是否符合直流平衡，而k解码解得的k码标志位经过D触发器缓冲输出，另外k解码模块得到另外的数据输入到数据违规检查模块与控制违规检查模块检查得到的数据是否符合规则。在地三级流水线中，将会通过直流平衡检查模块与数据检查模块来判断数据时否符合直流平衡，是否符合数据规则，只有两者都满足时，才会产生有效信号，表示数据有效，同时数据根据K码标志选择数据输出。

<四>、异步FIFO缓冲模块

参见图5，异步FIFO缓冲模块用于异步读写，有读写两个时钟，有读写两个独立的控制模块，读模块控制读，写模块控制写，当写时钟上升沿到来时，如果满信号为0则写指针加1，反之则不加。读模块同理。空满信号的产生由异步比较读写指针产生从而来使读空时停止读，写满时停止写，这样就不会产生读写错误。由于采用了乒乓操作，就有两块RAM之间进行切换，切换信号的产生也是由比较读写指针得到。

<五>、串并转换电路

参见图6，并转串电路可以通过D触发器和计数器组成，由图6可知，10个D触发器串接而成，通过二选一模块选择置入的数，当load信号有效时，10位数并行置入，然后再时钟的控制下，对数据进行移位此时，数据由10个D触发器移位串行输出。图中的load信号时通过计数器实现的，当计数器计数到10时，产生load信号，允许新的10位数值置入，否则数值禁止置入，图中l省略了load信号产生电路。

参见图7，串转并电路结构与并转串相似，由10位D触发器串接而成，在时钟的控制下，数值同步的移位，先移出的值传到寄存器寄存，此时禁止输出，当load信号有效时输出新值，图中没有画出load信号产生电路，其原理与并转串的load信号产生相同。另外，图中没有标出复位信号。

对于控制信号load的产生，使用了10个寄存器够成了环形计数器，将输出结果连接到边沿检测电路产生load信号。如图8所示，图中省去了复位信号的连接。

<六>、时钟产生模块

由于FPGA内锁相环产生的时钟，抖动小，相关性好，因此，本发明使用FPGA中内置的锁相环进行时钟的分频和倍频管理。

Claims

1.一种基于FPGA的微型空间过采样直流平衡串行解串器，包括：一个时钟数据恢复模块CDR（1）、一个8B/10B编码器（2）、一个8B/10B解码器（3）、第一、第二2个异步FIFO缓冲模块（4、4’）、1个并转串模块（5）、一个串转并模块（6）、一个差分信号输出模块（7）、一个差分信号输入模块（8）、一个成帧模块（9）、一个解帧模块（10）与一个时钟产生模块（11）；其特征是：在发送端，输入数据经过第一异步FIFO缓冲模块（4）缓冲后，输入到成帧模块（9），然后输入8B/10B 编码器（2）中编码，再经过并转串模块（5）串行输出，最后经过差分信号输出模块（7）中的发送端以差分信号的方式输出；在接收端，差分信号经过差分信号输入模块（8）将转换信号后经过时钟数据恢复模块CDR（1）恢复数据和时钟，恢复后，数据经过串转并模块（6）将串行信号转变为并行后，经过8B/10B解码器（3）解码，然后进入解帧模块（10）解帧，最后经过第二异步FIFO缓冲模块（4’）缓冲输出；其中，发送端与接收端的时钟信号由时钟产生模块（11）管理控制。

2.根据权利要求1所述的基于FPGA的微型空间过采样直流平衡串行解串器，其特征在于所述的时钟数据恢复模块CDR（1）采用了空间过采样技术来提高工作频率，其基本结构：输入数据和恢复的同频率不同相位的时钟进入一个鉴相器（12）进行比较，产生超前/滞后信号(up/down)，这信号经过一个超前滞后计数器（13）后产生超前/滞后(early/later)信号给一个时钟选择模块（14），控制6路同频不同相的时钟之间的切换，以保证采样时钟的上升沿在有效数据的之间，从而能够得到正确的数据，并采用了反馈结构去除了切换毛刺；所述时钟经并联的锁相环（15）和锁相环（16）产生所述6路同频不同相的时钟。

3.根据权利要求1所述的基于FPGA的微型空间过采样直流平衡串行解串器，其特征在于8B/10B编码器（2）、8B/10B解码器（3），实现直流平衡的同时，使用3级流水线结构，增大吞吐量，提高速度。

4.根据权利要求1所述的基于FPGA的微型空间过采样直流平衡串行解串器，其特征在于异步FIFO缓冲模块（4）采用了乒乓结构，提高吞吐量以提高处理速度，并使用了单口ram以减少地址线。

5.根据权利要求1所述的基于FPGA的微型空间过采样直流平衡串行解串器，其特征在于并转串模块（5）与串转并模块（6）采用了移位寄存器的结构：即将10个D触发器串行连接，数据根据时钟节拍移位，只有当控制信号有效时，数据置入（并转串）或输出（串转并）；对于控制信号产生电路，则由10个D触发器构成的环形计数器，外加边沿检测电路构成。