CN102916914A

CN102916914A - 一种模拟前端的数据接收处理系统

Info

Publication number: CN102916914A
Application number: CN2012103524052A
Authority: CN
Inventors: 苏蕾; 包斌; 尹娜; 于生全; 张孝弘; 贾福娟; 王鹏; 贺强民; 于双江; 雷宁; 郑君; 马建华; 吕秋峰
Original assignee: Beijing Institute of Space Research Mechanical and Electricity
Current assignee: Beijing Institute of Space Research Mechanical and Electricity
Priority date: 2012-09-21
Filing date: 2012-09-21
Publication date: 2013-02-06
Anticipated expiration: 2032-09-21
Also published as: CN102916914B

Abstract

一种模拟前端的数据接收处理系统，用于对一个或多个模拟前端芯片进行异步数据采集、数据串-并转换、数据同步处理及数据格式处理等工作。主要包括信号接收处理模块、数据移位及串并处理模块、FIFO数据同步处理模块。信号接收处理模块完成输入信号的差分形式转单端形式的类型转换，数据移位及串并处理模块完成对模拟前端芯片异步数据采集及串并转换功能，FIFO数据同步处理模块完成数据写入信号与数据读出信号的不同时钟域实现，读出数据与系统主时钟实现同步设计输出，同时对数据奇、偶标识位输出不同数值作为奇偶标记数据。本发明数据接收处理系统数据传输速率较高、数据传输具有高抗干扰能力，数据处理具有较高的可靠性。

Description

一种模拟前端的数据接收处理系统

技术领域

本发明涉及一种数据处理系统。

背景技术

目前，航天遥感相机工作空间轨道高度较高，寿命长，相应的航天遥感相机信号处理电路的模拟-数字转换器件或模拟前端(AFE)器件数据输出采用单线传输方式，并行输出数字量化数据，相应数据传输的连线较多，传输可靠性较低，需要使用的接收数据的器件数量或接收数据使用的FPGA芯片管脚数量较多。

另外，部分器件使用的抗辐射参数不够高，电路设计整体对抗辐射考虑不全面，电路的抗辐射总剂量、单粒子翻转、单粒子栓锁参数指标较低，航天遥感相机使用的信号处理电路工作寿命不满足高轨道、5年以上长寿命的要求。

空间遥感相机信号处理电路使用的模拟前端AFE芯片，可提高航天遥感相机信号处理可靠性，保证信号处理电路在抗辐射总剂量、单粒子翻转、栓锁参数均满足高纬度航天器要求。这种AFE芯片采用串行LVDS数据输出模式，减少了数据传输电缆点号，LVDS可以支持长线传输，数据传输频率大大提高，大幅降低信号传输过程的信号干扰。数据传输更加稳定、可靠。

现有的信号处理电路数据接收处理系统中，因模拟-数字转换AFE芯片输出数据为并行数据，需要占用大量数据传输的点号，而单个电路板的空间大小以及配合使用的FPGA芯片的管脚数是固定的，所以每个电路板可以处理的数据量会受到限制；且由于模拟-数字转换AFE芯片输出并行数据位数多、频率较高，数据线之间易相互产生串扰等干扰，导致数据传输产生误码，出现时序相位接收出错的情况。软件程序上，现有的信号处理数据采集系统需要内部进行时钟延时调节后对数据进行采集，而时钟延时的时间需要结合实际芯片的批次、等级和PCB电路板情况进行实际调节，会占用较多的调试时间。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种适用于AFE芯片的数据接收处理系统，该系统可以提高数据传输的速度、使用LVDS差分串行传输数据的形式，可以大大减少占用的数据传输点号，减小数据传输过程中的信号串扰等问题，提高数据传输具有高可靠性和稳定性。

本发明的技术解决方案是：一种模拟前端的数据接收处理系统，包括信号接收处理模块、数据移位及串并处理模块、FIFO数据同步处理模块，其中：

信号接收处理模块：接收外部模拟前端输出的数字量化数据差分信号、奇偶标志位差分信号、数据同步时钟差分信号，将三种差分信号全部转换为单端信号后，直接将数据同步时钟单端信号送至数据移位及串并处理模块，对数字量化数据单端信号和奇偶标志位单端信号进行延时相位调整，使得数字量化数据单端信号和奇偶标志位单端信号的相位差小于预设值后送至数据移位及串并处理模块；

数据移位及串并处理模块：从信号接收处理模块接收数据同步时钟单端信号、经延时相位调整后的数字量化数据单端信号和奇偶标志位单端信号，从外部模拟前端接收像元时钟信号；利用像元时钟信号产生计数器使能信号，当计数器使能信号有效时采用奇位计数器对数据接收处理系统的工作主时钟进行计数，当计数器使能信号无效时采用偶位计数器对数据接收处理系统的工作主时钟进行计数，当奇位计数器或者偶位计数器的计数值达到预设值后，奇位计数器或者偶位计数器产生输出使能信号，奇位计数器的输出使能信号和偶位计数器的输出使能信号进行逻辑或运算后形成FIFO数据写使能信号送至FIFO数据同步处理模块；当计数器使能信号有效时，利用数据同步时钟单端信号对经延时相位调整后的数字量化数据单端信号和奇偶标志位单端信号分别进行顺序移位锁存处理产生奇数位并行数据，当计数器使能信号无效时，利用数据同步时钟单端信号对经延时相位调整后的数字量化数据单端信号和奇偶标志位单端信号分别进行顺序移位锁存处理产生偶数位并行数据，将奇数位并行数据和偶数位并行数据进行合并得到合路并行数据，将合路并行数据送至FIFO数据同步处理模块；

FIFO数据同步处理模块：对数据移位及串并处理模块传来的合路并行数据进行格式处理，转换为2的整数倍数据格式；从数据移位及串并处理模块接收FIFO数据写使能信号，从外部模拟前端接收像元时钟信号，当FIFO数据写使能信号有效时，利用像元时钟信号将经格式转换后的合路并行数据写入FIFO存储器中；当FIFO存储器非空时，利用数据接收处理系统的工作主时钟将FIFO存储器中的数据一次性读出，并以2的整数倍数据格式转换为输入FIFO数据同步处理模块时的格式后向外部输出。

所述的工作主时钟信号为像元时钟信号的八倍频信号。所述的计数器使能信号为像元时钟信号的二分频信号。

本发明与现有技术相比的优点在于：

1、本发明的数据传输采用LVDS数据抗干扰方式，避免了采用单线传输方式时数据接收易受到干扰的问题，增强了信号处理电路的传输可靠性；电路采用LVDS进行数据传输可支持更高频率的数据传输，减少了数据处理时间及图像响应时间；

2、数据接收为异域时钟接收，使用AFE芯片输出的数据同步时钟采集输出数据，保证数据接口端接收数据的时序相位准确性。采用异域时钟转换处理，保证传输的数据、时序相位以及系统工作主时钟三者的时序相位的一致性；

3、在电路设计上，信号处理电路数据量化位数为14bit，输出并行的数据格式有利于后期做图像数据处理工作；

4、本发明系统采用模块化设计，可以自由增加使用模块的备份(需外部增加一个主、备份工作切换信号)，以提高可靠性。

附图说明

图1为本发明模拟前端数据接收处理系统的组成原理图；

图2为本发明模拟前端数据接收处理系统中信号接收处理模块的原理图；

图3为本发明模拟前端数据接收处理系统中数据移位及串并处理模块的原理图；

图4为本发明模拟前端数据接收处理系统中FIFO数据同步处理模块的原理图。

具体实施方式

如图1所示，为本发明模拟前端AFE的数据接收处理系统组成原理图，该数据接收系统针对高可靠性、差分串行传输数据的AFE器件进行数据采集、处理。其主要包括：信号接收处理模块，数据移位及串并处理模块和FIFO数据同步处理模块。

信号接收处理模块：接收外部AFE芯片差分输入的4路数字量化数据，1路AFE芯片奇/偶标志信号，1路AFE芯片数据同步时钟信号。先将6路差分信号经差分转单端转换为单端信号，再将4路AFE芯片数据及奇/偶标志位进行延时相位调节，最终输出4路AFE芯片数据信号，1路AFE芯片数据奇/偶标志位，1路AFE芯片数据同步时钟信号。

数据移位及串并处理模块：使用信号接收处理模块发送过来的4路AFE芯片数据信号，1路AFE芯片数据奇/偶标志位，1路AFE芯片数据同步时钟信号，外部AFE芯片输出的1路AFE芯片像元时钟信号以及1路工作主时钟。在模块内部产生数据移位锁存使能及控制信号，对5路串行数据(4路AFE芯片数据信号及1路AFE芯片数据奇/偶标志位信号)进行移位锁存和串并转换处理，输出35位的(每路串行数据转换为7位并行数据)并行数据和一路FIFO数据写使能信号。

FIFO数据同步处理模块：接收数据移位及串并处理模块输入的奇/偶路共35路并行数据信号，1路FIFO数据写使能信号，根据外部输入的AFE芯片像元时钟信号，数据移位及串并处理模块输出的FIFO数据写使能信号及工作主时钟进行FIFO信号控制，使用先入先出存储器(FIFO)实现不同时钟域的数据写入信号与数据读出信号的异步读写操作，数据读出信号为与工作主时钟同频且同步的时钟信号，在该信号的上升沿时刻将FIFO存储的数据一次性读出，FIFO读出数据使能信号为FIFO自己输出的数据存储空间为空的信号的反相，即只要存储器非空就可以进行数据读出操作，在该信号为“1”时数据读出有效，FIFO数据同步处理模块输出FIFO的数据有效信号与工作主时钟实现时钟同步，同时对AFE芯片的数据奇、偶标识位采用不同数值作为奇/偶标记数据输出，以供后续数据再处理系统对数据的辨别和数据处理。

如图2所示，信号接收处理模块包括差分信号转单端信号单元和数据延时相位调节单元。AFE芯片输出的差分信号类型的数据信号和时序控制信号(包括AFE芯片奇/偶标志位，AFE芯片数据同步时钟以及AFE芯片像元时钟信号)先送入差分信号转单端信号单元进行差分-单端信号的转换，该部分使用FPGA的OBUFDS_LVDS_33宏模块对信号进行处理，使得信号满足现场可编程门阵列(FPGA)器件内部处理识别类型。再将数据信号及奇偶标志位送入数据延时相位调节单元进行时序调整，该部分使用时序延时约束及在FPGA布局布线部分进行手动控制信号走线长度调节的方式，或应用工作主时钟用数字时钟管理器(Digital Clock Manager)进行8倍频后对4路AFE数据和1路奇/偶标志位进行同步采样方式，保证4位数据信号跳变沿之间以及和AFE芯片奇/偶标志信号跳变沿之间的相位关系符合＜±1.5ns的时序相位关系要求，这样保证在进行数据移位及串并处理模块进行数据移位锁存时，数据不会因为相位差异过大，与锁存时钟的建立-保持时间不够导致数据锁存出错。经延时相位调节单元调整后的4路AFE数据信号和1路AFE芯片奇/偶标志位信号，连同经过差分信号转单端信号单元输出的AFE芯片数据同步时钟一起输出。

如图3所示，数据移位及串并处理模块包括奇位/偶位两个数据计数器单元，逻辑功能矩阵单元，奇/偶路两个数据串-并转换单元，奇/偶路两个数据移位处理单元及数据奇偶合并单元。逻辑功能矩阵单元包括对AFE芯片像元时钟信号进行二分频处理，用AFE芯片像元时钟信号的二分频信号作为计数器使能，输出到数据计数器单元。奇位/偶位两个数据计数器单元分别为1组位宽为4bit的计数器，共2组计数器，奇位计数器以逻辑功能矩阵单元输出的AFE芯片像元时钟的二分频信号为‘0’的时候为计数使能，对工作主时钟计数，在AFE芯片像元时钟信号的二分频信号为‘1’的时候对该计数器进行复位，另一个偶位计数器以逻辑功能矩阵单元输出的AFE芯片像元时钟的二分频信号为‘1’的时候为计数使能，对工作主时钟计数，在AFE芯片像元时钟信号的二分频信号为‘0’的时候对该计数器进行复位。奇位/偶位两个计数器彼此独立计数，分别对应数据的奇、偶位进行处理。在两个计数器的计数值分别达到5(在该时刻，对后续数据进行合并时，数据已经保持了至少1个工作主时钟周期的稳定状态，在这个时刻之后的至少3个工作主时钟周期，数据依然能够保持稳定状态)时，输出使能信号为“1”，其余时刻输出使能信号为“0”，将两个计数器的使能信号在逻辑功能矩阵单元中进行逻辑或运算后，输出为FIFO数据写使能信号，作为FIFO数据同步处理模块的输入控制信号。奇/偶路两个数据串-并转换单元使用AFE芯片像元时钟信号的二分频信号为‘0’的时候进行AFE芯片输出数据偶数位的锁存使能信号，用AFE芯片数据同步时钟信号对输入的4路AFE芯片数据信号和1路AFE芯片奇/偶标志位分别进行7位(AFE芯片输出的4位串行数据格式为每个像元时钟周期输出串行的7位数据)顺序移位锁存处理，产生35位的偶数位并行数据，并同时进行数据并行按高至低的位置进行排列；使用AFE芯片像元时钟信号的二分频信号为‘1’的时候进行AFE芯片输出数据奇数位的锁存使能信号，用AFE芯片数据同步时钟信号对输入的4路AFE芯片数据信号和1路AFE芯片奇/偶标志位分别进行7位顺序移位锁存处理，产生35位的奇数位并行数据，并同时进行数据并行按高至低的位置进行排列。由此在每个数据的数据同步时钟处进行锁存，分别锁存在位宽为7位的对应位置的数据位上，在数据稳定的时刻一起输出，实现串-并转换。

奇/偶路两个数据移位处理单元在奇位计数器计数值为3(在该时刻，对后续数据进行数据移位处理时，数据已经保持了至少1个工作主时钟周期的稳定状态，在这个时刻之后的3个以上的工作主时钟周期，数据依然能够保持稳定状态)的时候，用AFE芯片数据同步时钟信号对并行35位奇数数据进行锁存处理，被锁存处理的这35位数据分别为4路奇位AFE芯片在奇路串并转换单元输出的数据(4位数据位为4*7＝28，还有1位奇/偶标志位1*7，加在一起，即为35位数据)；在偶位计数器计数值为3的时候，用AFE芯片数据同步时钟信号对并行35位偶数位数据进行锁存处理，被锁存处理的这35位数据分别为1路奇/偶标志位及4路偶位AFE芯片在偶路串并转换单元输出的数据。使用这种交叉移位的方法，分别保证偶数位数据在AFE芯片像元时钟信号的二分频信号为‘1’的时候进行偶位计数器计数，并同时进行偶路移位数据串转并处理，在AFE芯片像元时钟信号的二分频信号为‘0’的时候，进行35位偶数位数据的锁存功能，同时，保证奇数位数据在AFE芯片像元时钟信号的二分频信号为‘0’的时候进行奇位计数器计数，并同时进行奇路移位数据串转并处理，在AFE芯片像元时钟信号的二分频信号为‘1’的时候，进行35位奇数位数据的锁存功能，保证数据处理与数据转移的分时操作，分别在在AFE芯片数据同步时钟进行计数的数值3的时候进行锁存保证数据的稳定性和可靠性。数据奇偶合并单元中，在奇位数据计数器单元计数值为5时，在AFE芯片数据同步时钟的上升沿处进行奇路35位数据的锁存，在偶位计数器单元计数值为5时，在AFE芯片数据同步时钟的上升沿处进行偶路35位数据的锁存，因为奇路、偶路计数器分别在相邻的像元时钟周期计数，这样就可以实现在一个AFE芯片像元时钟周期为一组固定的奇路数据，在下一个AFE芯片像元时钟周期为一组固定的偶路数据，循环进行锁存处理，输出为一组包含8位(7位并行数据的最高位补0，输出8位数据，有利于后续数据处理的数据格式需要)的奇路/偶路标志数据和28位并行数据。

奇位数据和偶位数据对应为AFE输出数据相邻数据的代称。在AFE芯片内部，输出相邻数据所通过的硬件通路不同，数据输出排序遵循奇路--＞偶路--＞奇路--＞偶路的输出格式，奇路和偶路只是名称不同，实现方法相同

如图4所示，FIFO数据同步处理模块包括数据格式处理单元及FIFO宏模块单元。数据格式处理单元对数据移位及串并处理模块中的数据锁存单元输出的36位(8位奇路/偶路标志数据和28位并行数据)并行数据进行格式处理，因为FIFO宏模块需要输入数据格式为2的整数倍格式，所以将输入的数据进行格式整理，将5组分别为7bit的并行数据转换为5组分别为8bit的并行数据，实现方式是实时在每组数据的最高位补数据“0”后输出。数据先入先出FIFO宏模块单元，包括5个FIFO宏单元，这5个FIFO宏单元使用一样的控制信号，区别只是输入、输出的数据为5组不同的8bit数据，以一个FIFO宏模块进行说明。数据先入先出FIFO宏模块单元使用最简单的FIFO宏形式，包括8bit宽度的输入数据，写入数据使能信号，写入数据时钟信号，读出数据时钟信号，读出数据使能信号，数据输出8bit宽度数据，以及数据输出有效信号(该信号为FIFO输出的一个信号反馈回输入端)，FIFO存储深度设置为1024(较小深度，可根据实际数据存储深度进行调整)。FIFO宏模块单元接收数据格式处理单元输出的8位数据作为FIFO输入数据，写入数据使能信号为数据移位及串并处理模块输出的FIFO数据写使能信号，写入数据时钟信号为AFE芯片像元时钟信号，在该信号的上升沿将数据格式处理单元输出的1组8bit的并行数据一起写入到FIFO宏模块中。读出数据时钟信号为系统工作主时钟信号，在该信号的上升沿时刻将FIFO存储的数据一次性读出，读出数据使能信号为FIFO自己输出的数据存储空间为空的信号的反相，即只要存储器非空就可以进行数据读出操作，在该信号为“1”时数据读出有效，输出数据为8bit宽度的数据，每组信号均输出8位经过异域读写时钟域的数据，数据存储空间为空的信号反相后输出给FIFO的读出数据使能端口，数据输出有效信号直接输出，作为信号有效的使能信号。

FIFO的工作流程是在数据写入使能为高的时候，在写入数据时钟上升沿的时候，将8bit宽度的输入数据写入FIFO存储器中，在读出数据使能为高的时候，在读出数据时钟上升沿的时候，将FIFO存储空间中的数据读出，因为本存储器是实时写入、读出操作，实时只需要存储不多于两位深度的8bit数据。5组数据进行并行输出的时候，只取每组数据的后7位进行输出，因为每组的最高位是进行FIFO宏模块处理前补零加上的，需FIFO宏处理后进行去除，最终输出与工作主时钟同步的35位数据，其中包括7位奇/偶标志数据及28位数据以及一位数据有效信号。

工作主时钟信号为AFE芯片像元时钟信号的8倍频信号，工作主时钟信号的频率与AFE芯片数据同步时钟信号频率一致，区别是AFE芯片数据同步时钟信号在第8个数据周期为低电平，是一个不连续的时钟信号，而工作主时钟为一个连续的时钟信号。由于FIFO的数据写入时钟与数据读出时钟为不同源信号，因此实现了异域时钟的数据处理功能。

输入信号接收处理模块的AFE芯片像元时钟信号为AFE芯片的输入时序信号，该信号由控制AFE芯片工作的时序控制器产生，输出到AFE芯片对应管脚和本系统，这样实现同一片AFE芯片的像元时钟信号同步，AFE芯片像元时钟信号与工作主时钟要求为同源信号，做到时序同步设计。

FIFO存储器为同步数据先入先出FIFO存储器，这种存储器的存储宽度和深度在不同的实施可编程门阵列芯片(FPGA)是不同的，需要查询相应数据手册确定FIFO可选择的存储深度或由软件自动算出，选取适合的深度值。

FIFO存储器为同步数据先入先出FIFO存储器，存储器输入的5组数据中，有一组为奇/偶路标志数据，数据位数为7bit。奇路和偶路标志数据的数值为固定值，分别为112(十进制)和96(十进制)。奇路或者偶路数据为两个连续像元输出定义的数据名称，奇路和偶路数据为连续，相邻的数据，输出的数据排序为奇路数据--＞偶路数据--＞奇路数据--＞偶路数据，如此循环。

本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims

1.一种模拟前端的数据接收处理系统，其特征在于包括：信号接收处理模块、数据移位及串并处理模块、FIFO数据同步处理模块，其中：

2.根据权利要求1所述的一种模拟前端的数据接收处理系统，其特征在于：所述的工作主时钟信号为像元时钟信号的八倍频信号。

3.根据权利要求1所述的一种模拟前端的数据接收处理系统，其特征在于：所述的计数器使能信号为像元时钟信号的二分频信号。