CN108182161A - 一种数据处理系统及方法 - Google Patents

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Abstract

本申请公开了一种数据处理系统及方法，用于节省硬件资源，简化印刷电路板布线，节约制造成本，该系统包括：FPGA以及至少一个AFE芯片；每个AFE芯片的输出端与FPGA的输入端相连；AFE芯片，用于接收模拟回波信号，将模拟回波信号转换为串行数字回波信号；FPGA，用于将由各个AFE芯片输入的串行数字回波信号转换为并行数字回波信号。

Description

一种数据处理系统及方法
技术领域
本申请涉及电子技术领域，具体涉及一种数据处理系统及方法。
背景技术
随着现代信号处理系统的发展，在信号处理系统中各个芯片器件之间的数据交互量急速增加，对数据处理方式提出了更高的要求。在医学超声成像系统中，采集到的多通道回波信号需要进行一系列模拟信号处理后，经过ADC(Analog-to-Digital Converter，模数转换器)进行模拟信号-数字信号转换，生成数字信号进行传输。在医学超声成像系统中数字信号的传输方式一般以并行的形式传输，数字信号并行输入到FPGA(Field-Programmable Gate Array，现场可编程门阵列)进行处理。但是该种方式需要较多的数据传输线与FPGA相连，FPGA的引脚需求数量过多，造成印刷电路板布线困难，同时加大制造成本。
发明内容
有鉴于此，本申请实施例提供一种数据处理系统及方法，以解决在医学超声成像系统中将回波信号并行传输到FPGA处理导致印刷电路板布线困难，制造成本大的技术问题。
为解决上述问题，本申请实施例提供的技术方案如下：
一种数据处理系统，所述系统包括：
现场可编程门阵列FPGA以及至少一个模拟前端AFE芯片；每个所述AFE芯片的输出端与所述FPGA的输入端相连；
所述AFE芯片，用于接收模拟回波信号，将所述模拟回波信号转换为串行数字回波信号；
所述FPGA，用于将由各个所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
可选的，所述FPGA包括：
与所述AFE芯片的数量相同的串并转换模块，每个所述串并转换模块的输入端分别与一个所述AFE芯片的输出端相连；每个所述串并转换模块的结构相同；
所述串并转换模块，用于将由所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
可选的，所述串并转换模块包括：
时钟生成单元以及串并转换单元；所述时钟生成单元的输入端与一个所述AFE芯片的输出端相连，所述时钟生成单元的输出端与所述串并转换单元的输入端相连；
所述时钟生成单元，用于根据由所述AFE芯片输入的第一帧时钟生成第二帧时钟以及位时钟；
所述串并转换单元，用于接收所述第二帧时钟以及所述位时钟，利用所述第二帧时钟以及所述位时钟，将由所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
可选的，所述FPGA包括：
一个第一串并转换模块，以及至少一个第二串并转换模块；所述第一串并转换模块与所述第二串并转换模块的数量之和与所述AFE芯片的数量相同，所述第一串并转换模块的输入端以及每个所述第二串并转换模块的输入端分别与一个所述AFE芯片的输出端相连，所述第一串并转换模块的输出端与每个所述第二串并转换模块的输入端相连；
所述第一串并转换模块，用于根据由所述AFE芯片输入的第一帧时钟生成第二帧时钟以及位时钟；利用所述第二帧时钟以及所述位时钟，将由所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号；
所述第二串并转换模块，用于接收所述第二帧时钟以及所述位时钟，利用所述第二帧时钟以及所述位时钟，将由所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
可选的，所述第一串并转换模块包括：
时钟生成单元以及串并转换单元；所述时钟生成单元的输入端与一个所述AFE芯片的输出端相连，所述时钟生成单元的输出端与所述串并转换单元的输入端相连，所述时钟生成单元的输出端与每个所述第二串并转换模块的输入端相连；
所述时钟生成单元，用于根据由所述AFE芯片输入的第一帧时钟生成第二帧时钟以及位时钟；
所述串并转换单元，用于接收所述第二帧时钟以及所述位时钟，利用所述第二帧时钟以及所述位时钟，将由所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
可选的，所述时钟生成单元包括：
第一全局时钟缓冲器、第二全局时钟缓冲器、第三全局时钟缓冲器、第四全局时钟缓冲器以及时钟管理器；所述第一全局时钟缓冲器的输出端以及所述第二全局时钟缓冲器的输出端分别与所述时钟管理器的输入端相连，所述时钟管理器的输出端分别与所述第三全局时钟缓冲器的输入端以及所述第四全局时钟缓冲器的输入端相连；
所述第一全局时钟缓冲器，用于将由所述AFE芯片输入的第一帧时钟转换为单端全局时钟，将所述单端全局时钟输入所述时钟管理器；
所述第二全局时钟缓冲器，用于生成反馈时钟，将所述反馈时钟输入所述时钟管理器；
所述时钟管理器，用于根据所述单端全局时钟以及所述反馈时钟，生成第一输出信号以及第二输出信号，将所述第一输出信号输入所述第三全局时钟缓冲器，将所述第二输出信号输入所述第四全局时钟缓冲器；
所述第三全局时钟缓冲器，用于根据所述第一输出信号生成第二帧时钟；
所述第四全局时钟缓冲器，用于根据所述第二输出信号生成位时钟。
一种数据处理方法，所述方法包括：
模拟前端AFE芯片接收模拟回波信号，将所述模拟回波信号转换为串行数字回波信号；
所述AFE芯片将所述串行数字回波信号输入给现场可编程门阵列FPGA；
所述FPGA将由各个所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
可选的，所述FPGA将由各个所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号，包括：
所述FPGA根据由任意一个所述AFE芯片输入的第一帧时钟生成第二帧时钟以及位时钟；
利用所述第二帧时钟以及所述位时钟，将由各个所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
由此可见，本申请实施例具有如下有益效果：
本申请实施例利用多个AFE芯片首先将通过超声换能器采集到的多通道模拟回波信号转换为串行数字回波信号，由AFE芯片实现模拟信号-数字信号的转换不再需要ADC，同时传输串行回波信号所需要的数据传输线远小于传输并行回波信号所需要的数据传输线，将串行数字回波信号输入到FPGA，再由FPGA将其转换为并行数字回波信号进行处理，则本申请实施例可以将输入FPGA的数据传输线大幅减少，有效节省了硬件资源和FPGA引脚需求，简化了印刷电路板布线，节约制造成本。
附图说明
图1为本申请实施例中提供的一种数据处理系统实施例的示意图；
图2为本申请实施例中提供的另一种数据处理系统实施例的示意图；
图3为本申请实施例中提供的一种FPGA结构的示意图；
图4为本申请实施例中提供的又一种数据处理系统实施例的示意图；
图5为本申请实施例中提供的另一种FPGA结构的示意图；
图6为本申请实施例中提供的时钟生成单元的示意图；
图7为本申请实施例中提供的一种数据处理方法实施例的流程图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请实施例作进一步详细的说明。
常用的数据通信方式分为串行通信与并行通信，串行通信与并行通信之间的区别之一在于收发信号设备之间的传输通道数目不同，并行通信一般指一根数据的各数据位同时传输，传输速度快效率高，但各数据位都需要单独的数据传输线，传输成本高。串行通信一般指一根数据的各数据位按顺序传输，最少只需要一根数据传输线即可完成，成本较低。串行通信与并行通信因其各自的优势在通信领域被广泛应用。
在医学超声成像系统中，超声换能器输出的一般是多通道的模拟回波信号，经过ADC进行模拟信号-数字信号转换后，将模拟回波信号转换为并行数字回波信号输入到FPGA进行后续相关处理。由于回波信号通常是多通道的，每通道的回波信号中各数据位均需要单独的数据线，在多通道的回波信号并行传输到FPGA时，则会需要较多的数据传输线与FPGA相连，且FPGA的引脚需求数量过多，造成印刷电路板布线困难，加大制造成本。例如超声换能器输出64通道的模拟回波信号，每通道的模拟回波信号经过ADC转换为12bit位宽的数字信号，如果64通道的12bit位宽的回波信号并行传输，则需要64*12根数据传输线，数据传输线过多。
为此本申请实施例提供一种数据处理系统及方法，将超声换能器输出的一般是多通道的模拟回波信号，通过多个AFE(Analog Front End，模拟前端)芯片转换为串行数字回波信号，串行输入到FPGA，再由FPGA将串行数字回波信号转换为并行数字回波信号，进行后续处理。在该过程中，由于输入到FPGA的是串行信号，可以有效减少与FPGA相连的数据传输线，有效节省了硬件资源和FPGA引脚需求，简化了印刷电路板布线，节约制造成本。
下面结合附图，详细说明本申请实施例提供的数据处理系统及方法。
参见图1所示，示出了本申请实施例中提供的一种数据处理系统实施例的示意图，可以包括：
FPGA101以及至少一个AFE芯片102，每个AFE芯片102的输出端均与FPGA101的输入端相连。
其中，AFE芯片102，用于接收模拟回波信号，将模拟回波信号转换为串行数字回波信号。
FPGA101，用于将由各个AFE芯片输入的串行数字回波信号转换为并行数字回波信号。
在本实施例中，AFE芯片一般集成了LNA(Low Noise Amplifier，低噪音放大器)、VGA(可变增益放大器)和ADC，可以将模拟回波信号转换为低电压差分信号(LVDS，LowVoltage Differential Signal)后串行输出，即可以将模拟回波信号转换为串行数字回波信号输出给FPGA。由于FPGA需要对并行回波信号进行后续处理，因此FPGA在接收到由各个AFE芯片输入的串行数字回波信号后，需要将串行数字回波信号转换为并行数字回波信号再进行后续处理。例如AFE芯片输入60M位宽为12bit的模拟回波信号，可以将其转换为720M(60M*12)位宽为12bit的串行数字回波信号传输给FPGA，在FPGA中再转换为60M位宽为12bit的并行数字回波信号进行后续处理。
AFE芯片的数量与超声换能器输出的通道数相关，例如AFE芯片可以处理8通道的数据，当超声换能器输出64通道的回波信号，则需要8个AFE芯片，每个AFE芯片处理8通道的回波信号。
同时AFE芯片可以将每个通道的任意位宽的模拟回波信号转换为2路差分串行数字回波信号，每路差分串行数字回波信号需要一根数据传输线与FPGA相连。例如64通道的12bit位宽的模拟回波信号转换为串行数字回波信号再进行传输，只需要64*2根数据传输线，大幅减少了数据传输线的数量。
在实际应用中，本申请实施例中的AFE芯片可以选用ADI公司的AD927X系列的AFE芯片。
这样，本申请实施例利用多个AFE芯片首先将多通道的模拟回波信号转换为串行数字回波信号，由AFE芯片实现模拟信号-数字信号的转换不再需要ADC，同时传输串行回波信号所需要的数据传输线远小于传输并行回波信号所需要的数据传输线，将串行数字回波信号输入到FPGA，再由FPGA将其转换为并行数字回波信号进行处理，则本申请实施例可以将输入FPGA的数据传输线大幅减少，有效节省了硬件资源和FPGA引脚需求，简化了印刷电路板布线，节约制造成本。
参见图2所示，示出了本申请实施例中提供的另一种数据处理系统实施例的示意图，可以包括：
FPGA101以及至少一个AFE芯片102。
FPGA101包括与AFE芯片的数量相同的串并转换模块1011，每个串并转换模块1011的输入端分别与一个AFE芯片102的输出端相连；每个串并转换模块1011的结构相同。
其中，串并转换模块1011，用于将由AFE芯片输入的串行数字回波信号转换为并行数字回波信号。
在本实施例中，AFE芯片102的功能与上述实施例中相同，相关说明可以参见上述实施例，在此不再赘述。
在FPGA中，每个AFE芯片分别对应于一个串并转换模块，即AFE芯片与串并转换模块一一对应。例如如果有8个AFE芯片，则FPGA中包括8个串并转换模块。每个串并转换模块处理一个AFE芯片输入的串行数字回波信号，将串行数字回波信号转换为并行数字回波信号，即进行串行信号-并行信号转换。
在串并转换模块进行串行信号-并行信号转换的过程中，需要耗费时钟资源。参见图3所示，示出了本申请实施例中提供的一种FPGA结构的示意图。
在FPGA101中，每个串并转换模块1011均可以包括：
时钟生成单元301以及串并转换单元302；时钟生成单元301的输入端与一个AFE芯片的输出端相连，时钟生成单元301的输出端与串并转换单元302的输入端相连。
其中，时钟生成单元301，用于根据由AFE芯片输入的第一帧时钟生成第二帧时钟以及位时钟。
串并转换单元302，用于接收第二帧时钟以及位时钟，利用第二帧时钟以及位时钟，将由AFE芯片输入的串行数字回波信号转换为并行数字回波信号。
在本实施例中，每个串并转换模块均需要生成第二帧时钟以及位时钟供串行信号-并行信号转换使用。具体的，AFE芯片可以输入第一帧时钟，帧时钟FCLK可以理解为与串行信号同步的传输时钟，时钟生成单元可以对第一帧时钟进行时钟缓冲等处理生成FPGA内可以使用的第二帧时钟以及位时钟，位时钟DCLK可以理解为与并行信号同步的传输时钟。串并转换单元利用第二帧时钟以及位时钟，将AFE芯片输入的串行数字回波信号转换为并行数字回波信号。
时钟生成单元所耗费的时钟资源一般包括有4个全局时钟缓冲器BUFG，一个时钟管理器，时钟管理器可以为PLL(Phase Locked Loop，锁相环)或者DCM(Digital ClockManager，数字时钟管理)，时钟生成单元的具体结构可以参见后续实施例。
由于在医疗超声医学中FPGA的硬件资源非常珍贵，除了要完成数据传输过程中的处理外，还有其他功能模块需要通过FPGA控制实现。每个串并转换模块中的时钟生成单元会耗费大量FPGA硬件资源，为了节约FPGA硬件资源，本申请实施例中又提出了由一个串并转换模块生成第二帧时钟以及位时钟，供其他串并转换模块使用。
参见图4所示，示出了本申请实施例中提供的又一种数据处理系统实施例的示意图，可以包括：
FPGA101以及至少一个AFE芯片102。
FPGA101包括一个第一串并转换模块1012，以及至少一个第二串并转换模块1013；第一串并转换模块1012与第二串并转换模块1013的数量之和与AFE芯片102的数量相同，第一串并转换模块1012的输入端以及每个第二串并转换模块1013的输入端分别与一个AFE芯片102的输出端相连，第一串并转换模块1012的输出端与每个第二串并转换模块1013的输入端相连。每个第二串并转换模块1013的结构相同。
其中，第一串并转换模块1012，用于根据由AFE芯片输入的第一帧时钟生成第二帧时钟以及位时钟；利用第二帧时钟以及位时钟，将由AFE芯片输入的串行数字回波信号转换为并行数字回波信号。
第二串并转换模块1013，用于接收第二帧时钟以及位时钟，利用第二帧时钟以及位时钟，将AFE芯片输入的串行数字回波信号转换为并行数字回波信号。
在本实施例中，AFE芯片除了输出串行数字回波信号，还可以输出第一帧时钟到FPGA。
在FPGA中，有一个第一串并转换模块以及至少一个第二串并转换模块，第一串并转换模块与一个AFE芯片对应，第二串并转换模块分别对应于其他的AFE芯片。例如如果有8个AFE芯片，则FPGA中包括1个第一串并转换模块以及7个第二串并转换模块。
第一串并转换模块用于根据将由AFE芯片输入的第一帧时钟生成第二帧时钟以及位时钟，所生成的第二帧时钟以及位时钟除了供第一串并转换模块的串行信号-并行信号转换使用之外，还可以将所生成的第二帧时钟以及位时钟分别输出给各个第二串并转换模块。
由于在医学超声成像系统中，各个AFE芯片采用相同的第一帧时钟，因此第一串并转换模块利用第一第一帧时钟得到的第二帧时钟以及位时钟可以用于第二串并转换模块。
这样，第二串并转换模块可以利用第一串并转换模块生成的第二帧时钟以及位时钟，将串行数字回波信号转换为并行数字回波信号，第二串并转换模块中则不再需要再生成第二帧时钟以及位时钟，大大节省了FPGA的硬件资源。
参见图5所示，示出了本申请实施例中提供的另一种FPGA结构的示意图。
基于图4示出的FPGA101的结构，本实施例中，在FPGA101中，第一串并转换模块1012可以包括：
时钟生成单元301以及串并转换单元302；时钟生成单元301的输入端与一个AFE芯片的输出端相连，时钟生成单元301的输出端与串并转换单元302的输入端相连，时钟生成单元301的输出端还与每个第二串并转换模块1013的输入端相连。
其中，时钟生成单元301，用于由根据AFE芯片输入的第一帧时钟生成第二帧时钟以及位时钟；
串并转换单元302，用于接收第二帧时钟以及位时钟，利用第二帧时钟以及位时钟，将由AFE芯片输入的串行数字回波信号转换为并行数字回波信号。
在本实施例中，仅第一串并转换模块包括时钟生成单元，第一串并转换模块中的时钟生成单元可以将生成的第二帧时钟以及位时钟直接供各个第二串并转换模块使用，各个第二串并转换模块均不再需要时钟生成单元，即不再需要时钟资源，就可完成将AFE芯片输入的串行数字回波信号转换为并行数字回波信号，很大程度减少FPGA硬件资源的使用。
以下再对以上实施例中时钟生成单元的结构进行说明。参见图6所示，示出了本申请实施例中时钟生成单元的示意图，时钟生成单元301可以包括：
第一全局时钟缓冲器601、第二全局时钟缓冲器602、第三全局时钟缓冲器603、第四全局时钟缓冲器604以及时钟管理器605；第一全局时钟缓冲器601的输出端以及第二全局时钟缓冲器602的输出端分别与时钟管理器605的输入端相连、时钟管理器的输出端分别与第三全局时钟缓冲器603的输入端以及第四全局时钟缓冲器604的输入端相连。
其中，第一全局时钟缓冲器601，用于将由AFE芯片输入的第一帧时钟转换为单端全局时钟，将单端全局时钟输入时钟管理器。
第二全局时钟缓冲器602，用于生成反馈时钟，将反馈时钟输入时钟管理器。
时钟管理器605，用于根据单端全局时钟以及反馈时钟，生成第一输出信号以及第二输出信号，将第一输出信号输入第三全局时钟缓冲器，将第二输出信号输入第四全局时钟缓冲器。
第三全局时钟缓冲器603，用于根据第一输出信号生成第二帧时钟。
第四全局时钟缓冲器604，用于根据第二输出信号生成位时钟。
在本实施例中，时钟管理器可以为PLL(Phase Locked Loop，锁相环)或者DCM(Digital Clock Manager，数字时钟管理)。在实际应用中，时钟管理器可以为MMCME2_ADVs/PLLE2_ADVs(Xilinx FPGA中的混合时钟管理模块/锁相环模块)。
第一帧时钟经过一个全局时钟缓冲器BUFG得到单端全局时钟输入时钟管理器，同时时钟管理器需要一个反馈时钟FB(feedback)，因此利用另一个BUFG得到反馈时钟输入时钟管理器，时钟管理器在生成第二帧时钟以及位时钟时需要另两个BUFG。因此时钟生成单元所占用的时钟资源包括有4个全局时钟缓冲器BUFG以及一个时钟管理器。
根据上述实施例的说明，当仅第一串并转换模块包括时钟生成单元，其他第二串并转换模块不包括时钟生成单元，而是直接使用第一串并转换模块中时钟生成单元生成的第二帧时钟以及位时钟时，假设第二串并转换模块的数量为n，则可以在FPGA中节约4*n个BUFG以及n个时钟管理器(PLL或者DCM)，极大程度地减少了FPGA的硬件资源使用。
相应的，参见图7所示，示出了本申请实施例还提供一种数据处理方法实施例的流程图，可以包括以下步骤：
步骤701：AFE芯片接收模拟回波信号，将模拟回波信号转换为串行数字回波信号。
步骤702：AFE芯片将串行数字回波信号输入给FPGA。
步骤703：FPGA将由各个AFE芯片输入的串行数字回波信号转换为并行数字回波信号。
在本申请一些可能的实现方式中，FPGA将各个AFE芯片输入的串行数字回波信号转换为并行数字回波信号的实现可以包括：
FPGA根据由任意一个AFE芯片输入的第一帧时钟生成第二帧时钟以及位时钟。
利用第二帧时钟以及位时钟，将各个AFE芯片输入的串行数字回波信号转换为并行数字回波信号。
这样，本申请实施例利用多个AFE芯片首先将多通道的模拟回波信号转换为串行数字回波信号，由AFE芯片实现模拟信号-数字信号的转换不再需要ADC，同时传输串行回波信号所需要的数据传输线远小于传输并行回波信号所需要的数据传输线，将串行数字回波信号输入到FPGA，再由FPGA将其转换为并行数字回波信号进行处理，则本申请实施例可以将输入FPGA的数据传输线大幅减少，有效节省了硬件资源和FPGA引脚需求，简化了印刷电路板布线，节约制造成本。
另外，FPGA仅根据任意一个AFE芯片输入的第一帧时钟生成一次第二帧时钟以及位时钟，根据该第二帧时钟以及位时钟将各个AFE芯片输入的串行数字回波信号转换为并行数字回波信号，在FPGA内无需重复生成第二帧时钟以及位时钟，节省了FPGA内部的硬件资源。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统或装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种数据处理系统，其特征在于，所述系统包括：
现场可编程门阵列FPGA以及至少一个模拟前端AFE芯片；每个所述AFE芯片的输出端与所述FPGA的输入端相连；
所述AFE芯片，用于接收模拟回波信号，将所述模拟回波信号转换为串行数字回波信号；
所述FPGA，用于将由各个所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
2.根据权利要求1所述的系统，其特征在于，所述FPGA包括：
与所述AFE芯片的数量相同的串并转换模块，每个所述串并转换模块的输入端分别与一个所述AFE芯片的输出端相连；每个所述串并转换模块的结构相同；
所述串并转换模块，用于将由所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
3.根据权利要求2所述的系统，其特征在于，所述串并转换模块包括：
时钟生成单元以及串并转换单元；所述时钟生成单元的输入端与一个所述AFE芯片的输出端相连，所述时钟生成单元的输出端与所述串并转换单元的输入端相连；
所述时钟生成单元，用于根据由所述AFE芯片输入的第一帧时钟生成第二帧时钟以及位时钟；
所述串并转换单元，用于接收所述第二帧时钟以及所述位时钟，利用所述第二帧时钟以及所述位时钟，将由所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
4.根据权利要求1所述的系统，其特征在于，所述FPGA包括：
一个第一串并转换模块，以及至少一个第二串并转换模块；所述第一串并转换模块与所述第二串并转换模块的数量之和与所述AFE芯片的数量相同，所述第一串并转换模块的输入端以及每个所述第二串并转换模块的输入端分别与一个所述AFE芯片的输出端相连，所述第一串并转换模块的输出端与每个所述第二串并转换模块的输入端相连；
所述第一串并转换模块，用于根据由所述AFE芯片输入的第一帧时钟生成第二帧时钟以及位时钟；利用所述第二帧时钟以及所述位时钟，将由所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号；
所述第二串并转换模块，用于接收所述第二帧时钟以及所述位时钟，利用所述第二帧时钟以及所述位时钟，将由所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
5.根据权利要求4所述的系统，其特征在于，所述第一串并转换模块包括：
时钟生成单元以及串并转换单元；所述时钟生成单元的输入端与一个所述AFE芯片的输出端相连，所述时钟生成单元的输出端与所述串并转换单元的输入端相连，所述时钟生成单元的输出端与每个所述第二串并转换模块的输入端相连；
所述时钟生成单元，用于根据由所述AFE芯片输入的第一帧时钟生成第二帧时钟以及位时钟；
所述串并转换单元，用于接收所述第二帧时钟以及所述位时钟，利用所述第二帧时钟以及所述位时钟，将由所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
6.根据权利要求3或5所述的系统，其特征在于，所述时钟生成单元包括：
第一全局时钟缓冲器、第二全局时钟缓冲器、第三全局时钟缓冲器、第四全局时钟缓冲器以及时钟管理器；所述第一全局时钟缓冲器的输出端以及所述第二全局时钟缓冲器的输出端分别与所述时钟管理器的输入端相连，所述时钟管理器的输出端分别与所述第三全局时钟缓冲器的输入端以及所述第四全局时钟缓冲器的输入端相连；
所述第一全局时钟缓冲器，用于将由所述AFE芯片输入的第一帧时钟转换为单端全局时钟，将所述单端全局时钟输入所述时钟管理器；
所述第二全局时钟缓冲器，用于生成反馈时钟，将所述反馈时钟输入所述时钟管理器；
所述时钟管理器，用于根据所述单端全局时钟以及所述反馈时钟，生成第一输出信号以及第二输出信号，将所述第一输出信号输入所述第三全局时钟缓冲器，将所述第二输出信号输入所述第四全局时钟缓冲器；
所述第三全局时钟缓冲器，用于根据所述第一输出信号生成第二帧时钟；
所述第四全局时钟缓冲器，用于根据所述第二输出信号生成位时钟。
7.一种数据处理方法，其特征在于，所述方法包括：
模拟前端AFE芯片接收模拟回波信号，将所述模拟回波信号转换为串行数字回波信号；
所述AFE芯片将所述串行数字回波信号输入给现场可编程门阵列FPGA；
所述FPGA将由各个所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
8.根据权利要求7所述的方法，其特征在于，所述FPGA将由各个所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号，包括：
所述FPGA根据由任意一个所述AFE芯片输入的第一帧时钟生成第二帧时钟以及位时钟；
利用所述第二帧时钟以及所述位时钟，将由各个所述AFE芯片输入的所述串行数字回波信号转换为并行数字回波信号。
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