CN114722001A - 一种软件定义模数混合SoC芯片架构 - Google Patents

一种软件定义模数混合SoC芯片架构 Download PDF

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李世平
李明
郝明
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CETC 14 Research Institute
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Jiangsu Huachuang Micro System Co ltd
CETC 14 Research Institute
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Abstract

本发明公开了一种软件定义模数混合SoC芯片架构，包括高速模拟信号模数转换的ADC核、高速数字信号数模转换的DAC核、可编程的软件定义运算模块、定时解析与同步模块、数据打包与解包模块、可编程的eFPGA核、高速串并转换器SerDes、调试SRAM、AHB总线、MCU、程序SRAM、EMIF控制器、UART控制器、PLL锁相环、时钟控制模块以及SPI片选模块。优点,本发明软件定义模数混合SoC芯片架构，采用“ADC/DAC核”+“软件定义运算模块”+“eFPGA核”的异构融合架构，把通常在系统中独立存在的模拟ADC芯片、模拟DAC芯片、数字信号处理芯片和数字控制FPGA芯片集成到一个芯片当中，减少了系统整体功耗与面积。

Description

一种软件定义模数混合SoC芯片架构
技术领域
本发明涉及模数混合芯片设计的技术领域，具体为一种软件定义模数混合SoC芯片架构。
背景技术
目前，国内数字阵列控制与处理多是通过分立ADC/DAC芯片与FPGA器件来实现的，但随着设备对电磁阵列信号处理要求的提高，分立器件实现方式在成本、功耗、小型化等方面的矛盾日益突出。为了满足电磁阵列信号处理面临的大带宽、高性能、高集成度、快速响应、灵活采样等需求，单片集成ADC/DAC核和阵列处理逻辑已成为阵列控制与处理芯片新的发展趋势。
为此，有必要应用大规模模数混合隔离技术，研制一种软件定义模数混合SoC芯片架构，以实现ADC/DAC模拟电路与数字阵列控制处理逻辑的单片集成设计。
发明内容
本发明提出一种软件定义模数混合SoC芯片架构，采取的技术方案如下：
一种软件定义模数混合SoC芯片架构，包括高速模拟信号模数转换的ADC核，
高速数字信号数模转换的DAC核，
可编程的软件定义运算模块，用于执行算法运算并且可编程；
定时解析与同步模块，用于把定时信号解析出来；
数据打包与解包模块，用于把下行算法运算结果进行数据打包以及把从芯片外部接收的上行算法运算源数据进行解包；
可编程的eFPGA核，用于协助软件定义运算模块、数据打包与解包模块和定时解析与同步模块完成相关控制和计算；
高速串并转换器SerDes，用于收发高速数据；
调试SRAM，用于配合内部算法功能测试、ADC核测试和DAC核测试；
AHB总线，用于把各模块的AHB总线接口连接起来并进行统一编制；
MCU，用于对AHB总线地址空间进行读、写访问；
程序SRAM，用于存储MCU程序和软件定义运算模块配置文件；
EMIF控制器，用于EMIF接口与AHB总线接口相互转换；
UART控制器，用于UART接口与AHB总线接口相互转换；
PLL锁相环，用于对外部输入低频时钟进行倍频；
时钟控制模块，用于接收PLL锁相环输出的单端时钟与外部输入的差分时钟并进行分频；
以及SPI片选模块，用于ADC模块和DAC模块内部寄存器读、写访问；
ADC核用于对输入模拟信号进行模数转换，ADC核的模拟输入端连接芯片模拟信号输入引脚，用于接收外部输入的模拟信号；高速数字输出端与软件定义运算模块的下行数据输入端相连，用于传输ADC核的模数转换结果；通过SPI从接口与SPI片选模块一个SPI主接口相连，用于ADC核内部寄存器的读、写访问；
DAC核用于对上行算法运算结果进行数模转换，DAC核的高速数字输入端与软件定义运算模块上行数据输出端相连；模拟输出端与芯片的模拟输出引脚相连，用于发送数模转换结果；通过SPI从接口与SPI片选模块一个SPI主接口相连，用于DAC核内部寄存器的读、写访问；
软件定义运算模块的下行数据输入端与ADC核高速数字输出端相连，用于接收模数转换结果；软件定义运算模块的上行数据输出端与DAC核高速数字输入端相连，用于发送上行算法运算后的结果；软件定义运算模块通过自定义的并行数据接口与eFPGA核的自定义并行数据接口相连，用于接收上、下行算法运算参数；软件定义运算模块通过GPIO接口与定时解析与同步模块的定时信号输出端相连，用于接收定时信号；软件定义运算模块通过下行数据输出端与数据打包与解析模块的下行数据输入端相连，用于传输下行算法运算结果；软件定义运算模块通过上行数据输入端与数据打包与解析模块的上行数据输出端相连，用于接收上行源数据；软件定义运算模块通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；
定时解析与同步模块的输入端与高速串并转换器SerDes的并行数据输出端相连，用于接收定时信号数据包；定时解析与同步模块的定时信号输出端与eFPGA核定时信号输入端、软件定义运算模块定时信号输入端、数据打包与解析模块定时信号输入端相连，用于发送解析后的定时信号，使上述三个模块保持同步工作；通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；
数据打包与解析模块的下行数据输入端与软件定义运算模块下行数据输出端相连，用于接收下行算法运算结果；数据打包与解析模块的上行数据输出端与软件定义运算模块上行数据输入端相连，用于发送解析后的上行算法运算源数据；数据打包与解析模块的自定义并行数据接口与eFPGA核自定义并行数据接口相连，接收用于下行数据的包头数据；数据打包与解析模块的定时信号输入端与定时解析与同步模块定时信号输出端相连，用于接收定时信号；数据打包与解析模块的下行数据输出端与高速串并转换器SerDes并行数据输入端相连，用于发送打包后的下行算法运算结果数据；数据打包与解析模块的上行数据输入端与高速串并转换器SerDes并行数据输出端相连，用于接收上行算法运算源数据；数据打包与解析模块通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；
eFPGA核的定时信号输入端连接定时解析与同步模块的定时信号输出端，用于接收定时信号；eFPGA核的并行参数数据输入端与高速串并转换器SerDes的并行参数数据输出端相连，接收参数数据包；eFPGA核通过自定义并行数据接口连接数据打包与解析模块的自定义并行数据接口，用于发送下行数据的包头数据；eFPGA核通过自定义并行数据接口与软件定义运算模块的自定义并行数据接口相连，用于发送上、下行算法运算参数；eFPGA核通过SPI主接口与芯片外部FLASH存储器SPI从接口相连，用于读取FLASH存储的eFPGA配置文件；eFPGA核通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；高速串并转换器SerDes的并行数据输出端连接定时解析与同步模块的输入端，用于发送定时信号数据包；高速串并转换器SerDes的并行参数数据输出端与eFPGA核的并行参数数据输入端相连，用于发送参数数据包；高速串并转换器SerDes的并行数据输出端连接数据打包与解析模块的上行数据输入端，用于发送上行算法运算源数据；高速串并转换器SerDes的并行数据输入端连接数据打包与解析膜下行数据输出端，用于接收打包后的下行算法运算结果；高速串并转换器SerDes的高速差分收、发端与芯片高速差分收、发接口相连，用于收、发高速串行数据；高速串并转换器SerDes的通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；
调试SRAM的数据输入端与ADC核的高速数字输出端相连，用于在功能调试时接收并存储模数转换结果；调试SRAM的数据输出端与DAC核的高速数据输入端相连，用于在功能调试时存储并向DAC核提供数模转换源数据；调试SRAM的数据输出端与软件定义运算模块下行数据输入端相连，用于在下行功能调试时为软件定义运算模块提供下行算法运算源数据；调试SRAM的数据输入端与软件定义运算模块的下行数据输出端相连，用于在下行功能调试时接收并存储下行算法运算结果；调试SRAM的数据输出端与软件定义运算模块的上行数据输入端口相连，用于在上行功能调试时为软件定义运算模块提供上行算法运算源数据；调试SRAM的数据输入端口与软件定义运算模块的上行数据输出端相连，用于在上行功能调试时接收并存储上行算法运算结果；调试SRAM通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；
PLL锁相环的输出端与时钟控制模块单端输入端相连，用于发送PLL锁相环倍频后的时钟；PLL锁相环的输入端通过芯片单端时钟引脚与外部的低频晶振单端时钟输出引脚相连，用于接收芯片工作的低频时钟源；
时钟控制模块的单端输入端与PLL锁相环输出端相连，用于接收PLL锁相环倍频后的时钟控制模块的输出端与芯片内部各模块时钟输入端相连，用于提供工作时钟；时钟控制模块通过AHB总线接口与AHB总线连接，用于被MCU核和UART控制器通过AHB总线读、写访问内部统一编制的寄存器空间；时钟控制模块的差分输入端通过芯片差分时钟引脚与外部的高频晶振差分时钟输出引脚相连，用于接收芯片工作的高频时钟源。
本发明的软件定义模数混合SoC芯片架构，采用“AD/DA核”+“软件定义运算模块”+“eFPGA核”的异构融合架构，实现高性能、高集成度、高实时性、低功耗的软件定义宽带阵列处理，实现12TOPS峰值运算能力和400Gbps的IO数据吞吐率。其中AD核完成高速信号的模数转换，DA核完成高速信号的数模转换；软件定义运算模块采用动态可重构架构，实现阵列处理算法运算；eFPGA核提供与外部的低速接口，并与软件定义运算模块交互，实现控制调度功能。软件定义运算模块采用动态可重构架构，实现高能效、高实时性的阵列处理算法运算，并具备算法重构能力。
对本发明技术方案的进一步优选，AHB总线通过各AHB总线接口与软件定义运算模块、eFPGA核、定时解析与同步模块、数据打包与解包模块、高速串并转换器SerDes、调试SRAM、MCU核、程序SRAM、EMIF控制器、UART控制器和时钟控制模块的AHB总线接口相连，用于MCU核和UART控制器读、写访问统一编制的AHB地址空间。
对本发明技术方案的进一步优选，MCU核通过AHB总线接口与AHB总线连接，用于读、写访问统一编址AHB地址空间。
对本发明技术方案的进一步优选，程序SRAM通过AHB总线接口与AHB总线连接，用于MCU核和UART控制器通过AHB总线读、写访问程序SRAM内部存储的MCU程序和软件定义运算模块配置文件。
对本发明技术方案的进一步优选，EMIF控制器通过AHB总线接口与AHB总线连接，通过芯片EMIF接口与外部FLASH存储器EMIF接口相连，用于EMIF接口与AHB总线接口的相互转换。
对本发明技术方案的进一步优选，UART控制器通过AHB总线接口与AHB总线连接，通过UART从接口与外部计算机UART主接口连接，用于UART接口与AHB总线接口的相互转换。
对本发明技术方案的进一步优选，SPI片选模块的SPI主接口分别与ADC核和DAC核的SPI从接口相连，用于SPI接口的多路选择；通过芯片SPI从接口与芯片外部SPI主接口相连，用于外部通过SPI接口读、写访问ADC核和DAC核的寄存器。
本发明与现有技术相比的有益效果是：
本发明软件定义模数混合SoC芯片，采用“ADC/DAC核”+“软件定义运算模块”+“eFPGA核”的异构融合架构，把通常在系统中独立存在的模拟ADC芯片、模拟DAC芯片、数字信号处理芯片和数字控制FPGA芯片集成到一个芯片当中，减少了系统整体功耗与面积。
附图说明
图1为本发明实施例的软件定义模数混合SoC芯片下行架构图。
图2为本发明实施例的软件定义模数混合SoC芯片上行架构图。
具体实施方式
下面对本发明技术方案进行详细说明，但是本发明的保护范围不局限于所述实施例。
为使本发明的内容更加明显易懂，以下结合附图1-图2和具体实施方式做进一步的描述。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
本实施例的软件定义模数混合SoC芯片架构，包括高速模拟信号模数转换的ADC核、高速数字信号数模转换的DAC核、可编程的软件定义运算模块、定时解析与同步模块、数据打包与解包模块、编程的eFPGA核、高速串并转换器SerDes、调试SRAM、AHB总线、MCU、程序SRAM、EMIF控制器、UART控制器、PLL锁相环、时钟控制模块以及SPI片选模块。
可编程的软件定义运算模块用于执行算法运算并且可编程，定时解析与同步模块用于把定时信号解析出来，数据打包与解包模块用于把下行算法运算结果进行数据打包以及把从芯片外部接收的上行算法运算源数据进行解包，可编程的eFPGA核用于协助软件定义运算模块、数据打包与解包模块和定时解析与同步模块完成相关控制和计算，高速串并转换器SerDes用于收发高速数据，调试SRAM用于配合内部算法功能测试、ADC核测试和DAC核测试，AHB总线用于把各模块的AHB总线接口连接起来并进行统一编制，MCU用于对AHB总线地址空间进行读、写访问，程序SRAM用于存储MCU程序和软件定义运算模块配置文件，EMIF控制器用于EMIF接口与AHB总线接口相互转换，UART控制器用于UART接口与AHB总线接口相互转换，PLL锁相环用于对外部输入低频时钟进行倍频，时钟控制模块用于接收PLL锁相环输出的单端时钟与外部输入的差分时钟并进行分频，SPI片选模块用于ADC模块和DAC模块内部寄存器读、写访问。
进一步，ADC核用于对输入模拟信号进行模数转换，ADC核的模拟输入端连接芯片模拟信号输入引脚，用于接收外部输入的模拟信号；高速数字输出端与软件定义运算模块的下行数据输入端相连，用于传输ADC核的模数转换结果；通过SPI从接口与SPI片选模块一个SPI主接口相连，用于ADC核内部寄存器的读、写访问。
DAC核用于对上行算法运算结果进行数模转换，DAC核的高速数字输入端与软件定义运算模块上行数据输出端相连；模拟输出端与芯片的模拟输出引脚相连，用于发送数模转换结果；通过SPI从接口与SPI片选模块一个SPI主接口相连，用于DAC核内部寄存器的读、写访问。
软件定义运算模块的下行数据输入端与ADC核高速数字输出端相连，用于接收模数转换结果；软件定义运算模块的上行数据输出端与DAC核高速数字输入端相连，用于发送上行算法运算后的结果；软件定义运算模块通过自定义的并行数据接口与eFPGA核的自定义并行数据接口相连，用于接收上、下行算法运算参数；软件定义运算模块通过GPIO接口与定时解析与同步模块的定时信号输出端相连，用于接收定时信号；软件定义运算模块通过下行数据输出端与数据打包与解析模块的下行数据输入端相连，用于传输下行算法运算结果；软件定义运算模块通过上行数据输入端与数据打包与解析模块的上行数据输出端相连，用于接收上行源数据；软件定义运算模块通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间。
定时解析与同步模块的输入端与高速串并转换器SerDes的并行数据输出端相连，用于接收定时信号数据包；定时解析与同步模块的定时信号输出端与eFPGA核定时信号输入端、软件定义运算模块定时信号输入端、数据打包与解析模块定时信号输入端相连，用于发送解析后的定时信号，使上述三个模块保持同步工作；通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间。
数据打包与解析模块的下行数据输入端与软件定义运算模块下行数据输出端相连，用于接收下行算法运算结果；数据打包与解析模块的上行数据输出端与软件定义运算模块上行数据输入端相连，用于发送解析后的上行算法运算源数据；数据打包与解析模块的自定义并行数据接口与eFPGA核自定义并行数据接口相连，接收用于下行数据的包头数据；数据打包与解析模块的定时信号输入端与定时解析与同步模块定时信号输出端相连，用于接收定时信号；数据打包与解析模块的下行数据输出端与高速串并转换器SerDes并行数据输入端相连，用于发送打包后的下行算法运算结果数据；数据打包与解析模块的上行数据输入端与高速串并转换器SerDes并行数据输出端相连，用于接收上行算法运算源数据；数据打包与解析模块通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间。
eFPGA核的定时信号输入端连接定时解析与同步模块的定时信号输出端，用于接收定时信号；eFPGA核的并行参数数据输入端与高速串并转换器SerDes的并行参数数据输出端相连，接收参数数据包；eFPGA核通过自定义并行数据接口连接数据打包与解析模块的自定义并行数据接口，用于发送下行数据的包头数据；eFPGA核通过自定义并行数据接口与软件定义运算模块的自定义并行数据接口相连，用于发送上、下行算法运算参数；eFPGA核通过SPI主接口与芯片外部FLASH存储器SPI从接口相连，用于读取FLASH存储的eFPGA配置文件；eFPGA核通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；高速串并转换器SerDes的并行数据输出端连接定时解析与同步模块的输入端，用于发送定时信号数据包；高速串并转换器SerDes的并行参数数据输出端与eFPGA核的并行参数数据输入端相连，用于发送参数数据包；高速串并转换器SerDes的并行数据输出端连接数据打包与解析模块的上行数据输入端，用于发送上行算法运算源数据；高速串并转换器SerDes的并行数据输入端连接数据打包与解析膜下行数据输出端，用于接收打包后的下行算法运算结果；高速串并转换器SerDes的高速差分收、发端与芯片高速差分收、发接口相连，用于收、发高速串行数据；高速串并转换器SerDes的通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间。
调试SRAM的数据输入端与ADC核的高速数字输出端相连，用于在功能调试时接收并存储模数转换结果；调试SRAM的数据输出端与DAC核的高速数据输入端相连，用于在功能调试时存储并向DAC核提供数模转换源数据；调试SRAM的数据输出端与软件定义运算模块下行数据输入端相连，用于在下行功能调试时为软件定义运算模块提供下行算法运算源数据；调试SRAM的数据输入端与软件定义运算模块的下行数据输出端相连，用于在下行功能调试时接收并存储下行算法运算结果；调试SRAM的数据输出端与软件定义运算模块的上行数据输入端口相连，用于在上行功能调试时为软件定义运算模块提供上行算法运算源数据；调试SRAM的数据输入端口与软件定义运算模块的上行数据输出端相连，用于在上行功能调试时接收并存储上行算法运算结果；调试SRAM通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间。
PLL锁相环的输出端与时钟控制模块单端输入端相连，用于发送PLL锁相环倍频后的时钟；PLL锁相环的输入端通过芯片单端时钟引脚与外部的低频晶振单端时钟输出引脚相连，用于接收芯片工作的低频时钟源。
时钟控制模块的单端输入端与PLL锁相环输出端相连，用于接收PLL锁相环倍频后的时钟控制模块的输出端与芯片内部各模块时钟输入端相连，用于提供工作时钟；时钟控制模块通过AHB总线接口与AHB总线连接，用于被MCU核和UART控制器通过AHB总线读、写访问内部统一编制的寄存器空间；时钟控制模块的差分输入端通过芯片差分时钟引脚与外部的高频晶振差分时钟输出引脚相连，用于接收芯片工作的高频时钟源。
AHB总线通过各AHB总线接口与软件定义运算模块、eFPGA核、定时解析与同步模块、数据打包与解包模块、高速串并转换器SerDes、调试SRAM、MCU核、程序SRAM、EMIF控制器、UART控制器和时钟控制模块的AHB总线接口相连，用于MCU核和UART控制器读、写访问统一编制的AHB地址空间。MCU核通过AHB总线接口与AHB总线连接，用于读、写访问统一编址AHB地址空间。程序SRAM通过AHB总线接口与AHB总线连接，用于MCU核和UART控制器通过AHB总线读、写访问程序SRAM内部存储的MCU程序和软件定义运算模块配置文件。EMIF控制器通过AHB总线接口与AHB总线连接，通过芯片EMIF接口与外部FLASH存储器EMIF接口相连，用于EMIF接口与AHB总线接口的相互转换。UART控制器通过AHB总线接口与AHB总线连接，通过UART从接口与外部计算机UART主接口连接，用于UART接口与AHB总线接口的相互转换。SPI片选模块的SPI主接口分别与ADC核和DAC核的SPI从接口相连，用于SPI接口的多路选择；通过芯片SPI从接口与芯片外部SPI主接口相连，用于外部通过SPI接口读、写访问ADC核和DAC核的寄存器。
实施例1
本实施例的软件定义模数混合SoC芯片架构，包括4个ADC核、4个DAC核、1个软件定义运算模块、1个eFPGA核、1条AHB总线、1个MCU控制器、9个高速串并转换器SerDes、1个定时解析与同步模块、1个数据打包与解包模块、1个EMIF控制器、1个UART控制器、1个时钟控制模块、1个PLL锁相环、1个程序SRAM、2个调试SRAM和1个SPI片选模块。
本实施例的软件定义模数混合SoC芯片架构，芯片架构集成了4个2通道的ADC核和4个2通道的DAC核，由片内的时钟控制模块统一提供采样时钟。时钟控制模块的时钟源可以是片外高速差分时钟，也可以是片外低速单端时钟，用户可以根据实际情况选择。每个ADC核和每个DAC核都有一个SPI从接口，用于配置与读取内部的寄存器，这些SPI接口又通过一个芯片内部的SPI片选模块统一到一个对外SPI主接口，使得用户可以通过一个SPI主接口管理所有ADC核与DAC核。芯片架构集成了1个软件定义运算模块，采用重构管理器+PEA阵列+共享RAM的架构，实现结构与算法功能的动态可重构。软件定义运算模块包含1个8×8的PEA可重构运算阵列，每个PEA包含1个8×8的PE单元阵列，每个PE单元包含1个复乘单元，一共包括64*64*6=24576个实数运算单元，在500MHz工作频率下，实现12TOPS的运算能力。芯片架构集成1个eFPGA核，可以通过设计、生成、烧写不同的bit文件，以满足不同系统的应用需求，以及系统更新换代的需求。集成9个的高速串并转换器SerDes，每个高速串并转换器SerDes包含4个line，一共36个line。其中，1个高速串并转换器SerDes用于接收高速控制信号，8个高速串并转换器SerDes用于收发高速数据信号。。每个line的最高传输速率为12.5Gbps，每个SerDes的最高传输速率为50Gbps，8个数据SerDes支撑芯片最高数据吞吐率达到400Gbps。
片内集成4个ADC核，每个核包含2通道模数转换电路，每个通道最高支持2.5GSPS采样。每个ADC核输入1个单端采样时钟，它们由片内时钟控制模块提供。每个通道电路对输入模拟信号进行模数转换，输出4路14bit的数字信号，同时输出1路随路时钟信号，时钟频率为输入采用时钟频率的四分之一。例如，在2.5GSPS速率采样时，输入2.5GHz的采样时钟，输出4路14bit数字信号，以及1路625MHz的随路时钟。4个ADC核各自通过1个SPI从接口实现内部寄存器的配置与读取，这4个SPI从接口又连接到一个SPI片选模块，对外统一到一个SPI主接口。
片内集成4个DAC核，每个核包含2通道数模转换电路，每个通道最高支持2.5GSPS转换速率。每个DAC核输入1个单端DAC采样时钟，它们由片内时钟模块提供。每个通道电路输入4路16bit数字信号以及1路随路时钟，时钟频率为DAC采样时钟的四分之一，在完成数模转换以后，输出1路模拟信号。
片内集成1个软件定义运算模块，通过软件编程的方式实现其阵列处理功能的可重构。软件定义运算模块基于软、硬件均可编程的动态重构运算阵列，采用重构管理器+PEA阵列+共享RAM的架构。软件定义运算模块包含1个8×8的PEA可重构运算阵列，每个PEA包含1个8×8的PE单元阵列，实现多通道、强同步的并行全流水处理，支持DDC/DUC、通道均衡、时延滤波、码元产生等算法的快速重构，实现高性能、高灵活度的阵列处理。
片内集成1个eFPGA核，利用其电路逻辑可编程的特点，根据不同需求，通过设计、生成、烧写不同的bit文件，以实现参数管理、指令解析、BITE等功能。该eFPGA核的嵌入，可以极大扩展本发明的应用范围，不仅可以匹配不同领域、不同型号产品应用，而且可以适应应用产品的不断更行换代。
本实施例的时钟源有两个，分别是片外输入的高速差分时钟，以及片外输入的低速单端时钟。其中高速差分时钟最高频率为2.5GHz，低速单端时钟固定为100MHz，用户可以根据实际情况选用其中之一。若选用高速差分输入时钟，则由片内时钟控制模块转变成单端，若使用低速单端输入时钟，则由片内PLL锁相环变频为高速时钟后输给时钟控制模块。时钟控制模块将输入高速时钟分成多路时钟，输出高速时钟供给ADC核和DAC核作为采样时钟，输出高速时钟的四分之一频率时钟供给DAC核、软件定义运算模块，输出125MHz的低频时钟作为AHB总线和各低速模块的时钟。
片内集成1个MCU控制器，用于软件定义运算模块的配置。芯片上电以后，MCU读取程序SRAM中的配置程序，然后通过AHB总线完成对软件定义运算模块的配置，使其构成预定功能结构。
片内集成1个定时解析与同步模块，用于接收应用系统的定时信号控制包、同步信号控制包，并解析成为相应的脉冲信号送给各子模块，使得芯片按照应用系统的时间顺序要求启动各个动作。
片内集成1个数据打包与解包模块，用于将软件定义运算模块的算法运算结果打包后传给高速SerDes对外发送，同时将高速SerDes接收的数据进行解包后传给软件定义运算模块。
片内集成1个EMIF控制器，用于驱动片外FLASH存储器，从而读写FLASH中预存的芯片初始化配置信息和软件定义运算模块的计算参数。
片内集成一个UART控制器，用于与片外计算机的UART接口通信，使得计算机可以通过UART接口读写芯片内的各种寄存器状态和存储器数据。
片内集成三个SRAM存储器，1个程序SRAM和2个调试SRAM。其中，程序SRAM用于存放MCU运行的程序；调试SRAM用于存放软件定义运算模块算法运算所需的源数据和运算结果，以供调试使用。
片内集成1个SPI片选模块，用于4个ADC核和4个DAC核共8个SPI接口的仲裁。
本实施例的芯片可以工作在下行正常模式、下行ADC直通模式、下行数字测试模式、下行ADC测试模式、上行正常模式、上行DAC直通模式、上行数字测试模式、上行DAC测试模式、维护模式和监校模式等10种工作模式，实现上、下行链路工作、调试与维护等功能。
如图1所示，本实施例的芯片在下行链路，芯片接收模拟信号，经模数转换和下行算法运算后输出数字信号。
如图2所示，本实施例的芯片在上行链路，芯片接收数字信号，经数模转换核上行算法运算后输出模拟信号。
1、下行正常模式
在下行正常模式下，软件定义运算模块被配置为下行模式，由外部输入8路模拟信号到片内4个ADC核的8路模拟输入端，由片内时钟控制模块产生4路ADC采样时钟分别给到每个ADC核。ADC核对每路模拟信号进行模数转换，并产生14bit*4的数字信号和等于四分之一采样时钟的随路时钟，发送给软件定义运算模块。软件定义运算模块对8路14bit*4的数字信号进行多通道DDC、时延滤波、通道均衡、一级DBF等一系列运算之后将结果数据传给数据打包与解析模块，然后通过高速SerDes接口向外发送。软件定义运算模块的输出既可以是最终计算结果，也可以是各级运算子模块的中间计算结果，用于对软件定义运算模块进行分步测试。
2、下行ADC直通模式
下行ADC直通模式适用于芯片作为ADC芯片使用，ADC核输出的8路14bit*4数据不经软件定义模块，而是直接传给高速SerDes接口对外发送。
3、下行数字测试模式
下行数字测试模式用于下行链路数字部分功能的独立测试。软件定义运算模块被配置为下行模式，预先向调试SRAM1中存储中频源数据，由调试SRAM读写控制模块读出后作为软件定义运算模块的输入。软件定义运算模块的处理结果存入调试SRAM2中，再通过UART接口对外发送。上述中频源数据也可以由软件定义运算模块内部的码元产生模块根据参数产生。
4、下行ADC测试模式
下行ADC测试模式用于在芯片调试过程中对ADC核进行独立测试，ADC核输出的8路14bit*4数据不经软件定义核，而是存入调试SRAM中，再通过UART接口对外发送。
5、上行正常模式
在上行正常模式下，软件定义运算模块被配置为上行模式，外部通过高速SerDes接口输入基带源数据并传给软件定义运算模块，运算核经过运算以后将结果分8路16bit*4发送给DAC核，后者经数模转换后对外输出8路模拟信号。软件定义运算模块的输出可以是最终结果，也可以是各级运算子模块的中间结果。
6、上行DAC直通模式
上行DAC直通模式适用于芯片作为DAC芯片独立工作，高速SerDes接收的数据不经软件定义运算模块而直接送到DAC核的输入端，由后者将数模转换后的模拟信号对外输出。
7、上行数字测试模式
上行数字测试模式用于上行链路数字部分功能的独立测试。软件定义运算模块被配置为上行模式，源数据从调试SRAM1中读出，或者由码元产生模块产生，经过软件定义运算模块上行运算模块处理后，运算结果被存入调试SRAM2中，并由UART接口对外输出。
8、上行DAC测试模式
上行DAC测试模式用于在芯片调试过程中对DAC核进行独立测试，源数据预先存入调试SRAM中，读出后不经软件定义核直接输入DAC核，后者产生模拟信号对外输出。
9、维护模式
维护模式用于芯片上电初始化，对各子模块的工作方式进行设置，或者进行FLASH烧写，把软件定义运算模块的运算参数预存到FLASH中。
10、监校模式
芯片按照系统指令，截取一部分原始数据直接向外发送，供应用系统进行芯片间一致性测试。
以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (7)

1.一种软件定义模数混合SoC芯片架构，其特征在于：包括高速模拟信号模数转换的ADC核；
高速数字信号数模转换的DAC核；
可编程的软件定义运算模块，用于执行算法运算并且可编程；
定时解析与同步模块，用于把定时信号解析出来；
数据打包与解包模块，用于把下行算法运算结果进行数据打包以及把从芯片外部接收的上行算法运算源数据进行解包；
可编程的eFPGA核，用于协助软件定义运算模块、数据打包与解包模块和定时解析与同步模块完成相关控制和计算；
高速串并转换器SerDes，用于收发高速数据；
调试SRAM，用于配合内部算法功能测试、ADC核测试和DAC核测试；
AHB总线，用于把各模块的AHB总线接口连接起来并进行统一编制；
MCU，用于对AHB总线地址空间进行读、写访问；
程序SRAM，用于存储MCU程序和软件定义运算模块配置文件；
EMIF控制器，用于EMIF接口与AHB总线接口相互转换；
UART控制器，用于UART接口与AHB总线接口相互转换；
PLL锁相环，用于对外部输入低频时钟进行倍频；
时钟控制模块，用于接收PLL锁相环输出的单端时钟与外部输入的差分时钟并进行分频；
以及SPI片选模块，用于ADC模块和DAC模块内部寄存器读、写访问；
ADC核用于对输入模拟信号进行模数转换，ADC核的模拟输入端连接芯片模拟信号输入引脚，用于接收外部输入的模拟信号；高速数字输出端与软件定义运算模块的下行数据输入端相连，用于传输ADC核的模数转换结果；通过SPI从接口与SPI片选模块的一个SPI主接口相连，用于ADC核内部寄存器的读、写访问；
DAC核用于对上行算法运算结果进行数模转换，DAC核的高速数字输入端与软件定义运算模块上行数据输出端相连；模拟输出端与芯片的模拟输出引脚相连，用于发送数模转换结果；通过SPI从接口与SPI片选模块一个SPI主接口相连，用于DAC核内部寄存器的读、写访问；
软件定义运算模块的下行数据输入端与ADC核高速数字输出端相连，用于接收模数转换结果；软件定义运算模块的上行数据输出端与DAC核高速数字输入端相连，用于发送上行算法运算后的结果；软件定义运算模块通过自定义的并行数据接口与eFPGA核的自定义并行数据接口相连，用于接收上、下行算法运算参数；软件定义运算模块通过GPIO接口与定时解析与同步模块的定时信号输出端相连，用于接收定时信号；软件定义运算模块通过下行数据输出端与数据打包与解析模块的下行数据输入端相连，用于传输下行算法运算结果；软件定义运算模块通过上行数据输入端与数据打包与解析模块的上行数据输出端相连，用于接收上行源数据；软件定义运算模块通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；
定时解析与同步模块的输入端与高速串并转换器SerDes的并行数据输出端相连，用于接收定时信号数据包；定时解析与同步模块的定时信号输出端与eFPGA核定时信号输入端、软件定义运算模块定时信号输入端、数据打包与解析模块定时信号输入端相连，用于发送解析后的定时信号，使上述三个模块保持同步工作；通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；
数据打包与解析模块的下行数据输入端与软件定义运算模块下行数据输出端相连，用于接收下行算法运算结果；数据打包与解析模块的上行数据输出端与软件定义运算模块上行数据输入端相连，用于发送解析后的上行算法运算源数据；数据打包与解析模块的自定义并行数据接口与eFPGA核自定义并行数据接口相连，接收用于下行数据的包头数据；数据打包与解析模块的定时信号输入端与定时解析与同步模块定时信号输出端相连，用于接收定时信号；数据打包与解析模块的下行数据输出端与高速串并转换器SerDes并行数据输入端相连，用于发送打包后的下行算法运算结果数据；数据打包与解析模块的上行数据输入端与高速串并转换器SerDes并行数据输出端相连，用于接收上行算法运算源数据；数据打包与解析模块通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；
eFPGA核的定时信号输入端连接定时解析与同步模块的定时信号输出端，用于接收定时信号；eFPGA核的并行参数数据输入端与高速串并转换器SerDes的并行参数数据输出端相连，接收参数数据包；eFPGA核通过自定义并行数据接口连接数据打包与解析模块的自定义并行数据接口，用于发送下行数据的包头数据；eFPGA核通过自定义并行数据接口与软件定义运算模块的自定义并行数据接口相连，用于发送上、下行算法运算参数；eFPGA核通过SPI主接口与芯片外部FLASH存储器SPI从接口相连，用于读取FLASH存储的eFPGA配置文件；eFPGA核通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；高速串并转换器SerDes的并行数据输出端连接定时解析与同步模块的输入端，用于发送定时信号数据包；高速串并转换器SerDes的并行参数数据输出端与eFPGA核的并行参数数据输入端相连，用于发送参数数据包；高速串并转换器SerDes的并行数据输出端连接数据打包与解析模块的上行数据输入端，用于发送上行算法运算源数据；高速串并转换器SerDes的并行数据输入端连接数据打包与解析膜下行数据输出端，用于接收打包后的下行算法运算结果；高速串并转换器SerDes的高速差分收、发端与芯片高速差分收、发接口相连，用于收、发高速串行数据；高速串并转换器SerDes的通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；
调试SRAM的数据输入端与ADC核的高速数字输出端相连，用于在功能调试时接收并存储模数转换结果；调试SRAM的数据输出端与DAC核的高速数据输入端相连，用于在功能调试时存储并向DAC核提供数模转换源数据；调试SRAM的数据输出端与软件定义运算模块下行数据输入端相连，用于在下行功能调试时为软件定义运算模块提供下行算法运算源数据；调试SRAM的数据输入端与软件定义运算模块的下行数据输出端相连，用于在下行功能调试时接收并存储下行算法运算结果；调试SRAM的数据输出端与软件定义运算模块的上行数据输入端口相连，用于在上行功能调试时为软件定义运算模块提供上行算法运算源数据；调试SRAM的数据输入端口与软件定义运算模块的上行数据输出端相连，用于在上行功能调试时接收并存储上行算法运算结果；调试SRAM通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；
PLL锁相环的输出端与时钟控制模块单端输入端相连，用于发送PLL锁相环倍频后的时钟；PLL锁相环的输入端通过芯片单端时钟引脚与外部的低频晶振单端时钟输出引脚相连，用于接收芯片工作的低频时钟源；
时钟控制模块的单端输入端与PLL锁相环输出端相连，用于接收PLL锁相环倍频后的时钟控制模块的输出端与芯片内部各模块时钟输入端相连，用于提供工作时钟；时钟控制模块通过AHB总线接口与AHB总线连接，用于被MCU核和UART控制器通过AHB总线读、写访问内部统一编制的寄存器空间；时钟控制模块的差分输入端通过芯片差分时钟引脚与外部的高频晶振差分时钟输出引脚相连，用于接收芯片工作的高频时钟源。
2.根据权利要求1所述的软件定义模数混合SoC芯片架构，其特征在于：AHB总线通过各AHB总线接口与软件定义运算模块、eFPGA核、定时解析与同步模块、数据打包与解包模块、高速串并转换器SerDes、调试SRAM、MCU核、程序SRAM、EMIF控制器、UART控制器和时钟控制模块的AHB总线接口相连，用于MCU核和UART控制器读、写访问统一编制的AHB地址空间。
3.根据权利要求2所述的软件定义模数混合SoC芯片架构，其特征在于：MCU核通过AHB总线接口与AHB总线连接，用于读、写访问统一编址AHB地址空间。
4.根据权利要求2所述的软件定义模数混合SoC芯片架构，其特征在于：程序SRAM通过AHB总线接口与AHB总线连接，用于MCU核和UART控制器通过AHB总线读、写访问程序SRAM内部存储的MCU程序和软件定义运算模块配置文件。
5.根据权利要求2所述的软件定义模数混合SoC芯片架构，其特征在于：EMIF控制器通过AHB总线接口与AHB总线连接，通过芯片EMIF接口与外部FLASH存储器EMIF接口相连，用于EMIF接口与AHB总线接口的相互转换。
6.根据权利要求2所述的软件定义模数混合SoC芯片架构，其特征在于：UART控制器通过AHB总线接口与AHB总线连接，通过UART从接口与外部计算机UART主接口连接，用于UART接口与AHB总线接口的相互转换。
7.根据权利要求2所述的软件定义模数混合SoC芯片架构，其特征在于：SPI片选模块的SPI主接口分别与ADC核和DAC核的SPI从接口相连，用于SPI接口的多路选择；通过芯片SPI从接口与芯片外部SPI主接口相连，用于外部通过SPI接口读、写访问ADC核和DAC核的寄存器。
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