CN112631976A - 一种可配置硬件ip电路结构 - Google Patents

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Abstract

本发明公开一种可配置硬件IP电路结构，属于集成电路设计互连领域。所述可配置硬件IP电路结构给出了实现的架构，指出了通用帧结构，给出了可配置电路的结构。在实现多协议串行总线接口中，能起到关键的作用，通过使用这种架构，可将I2C、SPI、UART、I2S、AC97、PCM和IrDA实现在单独的可配置IP上，在实现过程中，需要考虑以下内容：协议分类、I/O端口需求、I/O端口属性、I/O Pad需求、帧格式和数据完整性检查。硬件复用技术是通过一系列的配置寄存器来实现的，这些寄存器可以根据协议规定的帧格式或引脚顺序来进行编程。

Description

一种可配置硬件IP电路结构
技术领域
本发明涉及集成电路设计互连技术领域，特别涉及一种可配置硬件IP电路结构。
背景技术
随着电子设计自动化技术的提高和大规模集成电路制造技术的发展，SoC芯片逐渐成为集成电路设计的主流发展方向。SoC可以有效地降低电子/信息系统芯片产品的开发成本，缩短产品上市周期，提高产品的竞争力。
单个芯片就能实现数据的采集、转换、存储、处理和I/O等多种功能，是目前工业界采用的最主要的产品开发方式。典型的SoC芯片包含CPU、存储设备、模拟模块和一些外围IP设备等部件；其中IP的种类和复杂度越来越大，加上通用接口的缺乏，使得SoC设计中IP的集成变得更加困难。一个典型的SoC芯片可以集成多种串行和音频接口，接口的种类和数量取决于SoC芯片要实现的功能和具体的应用场景。针对新的应用场景来说，每种应用场景都需要一组特定的串行接口来实现其功能。随着搭载SoC芯片的新产品不断地涌入市场，如何实现多种串行和音频协议接口的复用，快速开发新的SoC和升级现有产品变得越来越迫切，这些问题增加了设计开支和产品上市时间，如何应对日益复杂的应用程序和不断变化的客户需求，成为SoC设计者面临的一个挑战。
发明内容
本发明的目的在于提供一种可配置硬件IP电路结构，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种可配置硬件IP电路结构，包括：
数据模块，包括数据发送通路和数据接收通路，实现发送、接收数据；
控制模块，包括可配置时钟和帧同步发生器，用于生成时钟和帧同步信号；
专用寄存器模块，使硬件在运行时可重新配置；
外部接口，包括与主机进行通信的总线接口、DMA接口、中断接口、FIFO接口和串行外设接口。
可选的，所述数据发送通路包括字节数据处理模块、数据存储和帧打包模块和比特数据处理模块；
所述字节数据处理模块包括数据对齐模块和字节调制模块；数据对齐模块用于进行数据填充、交换和数据完整性检查，其中数据完整性检查通过内部的CRC引擎和奇偶校验模块实现；针对需要进行字节调制的协议，通过字节调制模块来调制输入数据；
所述数据存储和帧打包模块由数据存储模块和帧打包模块组成；所述数据存储模块采用基于FIFO的内存单元，能够对连续的数据流进行处理；所述帧打包模块根据所配置的协议和帧结构来构造特定格式的帧，将输入数据进行串行处理；
所述比特数据处理模块对串行数据进行编码，并对其进行比特调制；其中比特调制的逻辑为调整输入数据流到所需的格式，比特调制的逻辑还实现碰撞检测功能。
可选的，所述数据接收通路包括比特数据处理和数据采集模块、帧解包模块和字节数据处理模块；
比特数据处理和数据采集模块接收输入串行数据，比特数据处理和数据采集模块在串行数据线接收数据，同步于采样时钟来采样数据；接着进行数据过滤和转化，之后分别传输给采样计数器、数据选择多路器模块和边沿检测模块，边沿检测模块检测数据线上的上升沿和下降沿；
所述帧解包模块进行接收协议帧的解析，对数据进行处理，并通过所述字节数据处理模块发给总线接口。
可选的，所述总线接口的可编程数据大小为4到32字节；数据路径信号和各自的发送/接收时钟相同步；控制信号跨越时钟边界时，通过适当的同步器来进行信号同步。
可选的，所述可配置硬件IP电路结构中，通过标准帧格式进行发送、接收数据，标准帧格式包含如下字段：前导码、开始字符、双数据、双数据确认信号、单数据、单数据确认信号、数据完整性检查和停止信号。
可选的，所述控制模块根据所配置协议的特性，生成输出时钟和帧同步信号。
可选的，所述专用寄存器模块使硬件在运行时可重新配置；所述专用寄存器模块具有时钟控制、串行外设控制、发送接收控制、帧同步控制、调制/解调控制、帧格式控制、数据完整性控制、中断和DMA控制、测试序列发生器控制和调试功能。
可选的，所述串行外设接口包括SDX串行数据发送线、SDR串行数据接收线、FSYNCX帧同步发送端口、FSYNCR帧同步接收端口、CLKX发送时钟线和CLKR接收时钟线。
可选的，所述外部接口包含一个可配置时钟发生器，支持各种不同的串行时钟；在串行外设接口和FIFO接口上提供loopback功能，且提供DMA接口和中断接口用于和外部主机接口进行通信。
可选的，所述可配置硬件IP电路结构是软件可配置的，基于对专用寄存器模块的配置来产生串行协议；能够实现如下4种功能级别的配置：引脚/接口配置、协议配置、时钟配置和指定功能配置；4种功能级别是相互独立的，使用4种功能级别能够灵活的编码任意协议或者指定功能。
本发明提出的一种可配置硬件IP电路结构，给出了实现的架构，指出了通用帧结构，给出了可配置电路的结构。在实现多协议串行总线接口中，能起到关键的作用，通过使用这种架构，可将I2C、SPI、UART、I2S、AC97、PCM和IrDA实现在单独的可配置IP上，在实现过程中，需要考虑以下内容：协议分类、I/O端口需求、I/O端口属性、I/O Pad需求、帧格式和数据完整性检查。硬件复用技术是通过一系列的配置寄存器来实现的，这些寄存器可以根据协议规定的帧格式或引脚顺序来进行编程。
本发明具有如下优点：
（1）可配置硬件IP电路结构，能够使SoC设计的各个部件实现高度优化和参数化，可以在一个单一的可配置的硬件IP上实现多个串行和音频接口，在以后的项目中还能实现复用；
（2）使用可配置硬件IP结构，可显著减少引脚和逻辑门的数量，芯片面积更小，节省了逻辑资源的消耗；
（3）所使用的总线接口是与AMBA兼容的，可以很便捷的集成到不同应用场景的SoC中去。
附图说明
图1是本发明所述可配置硬件IP电路结构示意图；
图2是本发明所述可配置硬件IP电路数据采集模块示意图；
图3是本发明提出的通用帧格式和UART协议帧映射结构示意图；
图4是本发明提出的可配置硬件IP电路软件配置流程图；
图5是本发明提出的可配置硬件IP电路集成实施示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种可配置硬件IP电路结构作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种可配置硬件IP电路结构，包括数据模块、控制模块、专用寄存器模块和外部接口。所述数据模块包括数据发送通路和数据接收通路，实现发送、接收数据；所述控制模块包括可配置时钟和帧同步发生器，用于生成时钟和帧同步信号；所述专用寄存器模块使硬件IP在运行时可重新配置；所述外部接口包括与主机进行通信的总线接口（兼容AMBA总线）、DMA接口、中断接口、FIFO接口和串行外设接口（6pin）。
如图1所示，所述数据发送通路包括字节数据处理模块、数据存储和帧打包模块和比特数据处理模块；所述字节数据处理模块包括数据对齐模块和字节调制模块，数据对齐模块用于进行数据填充、交换和数据完整性检查，其中数据完整性检查通过内部的16/32位CRC引擎和奇偶校验模块实现；针对需要进行字节调制的协议如IrDA，通过字节调制模块来调制输入数据；所述数据存储和帧打包模块由数据存储模块和帧打包模块组成；所述数据存储模块采用基于FIFO的内存单元，能够对连续的数据流进行处理；所述帧打包模块根据所配置的协议和帧结构来构造特定格式的帧，将输入数据进行串行处理，在串行线上维护连续的数据流；所述比特数据处理模块对串行数据进行编码，并对其进行比特调制；其中比特调制的逻辑为调整输入数据流到所需的格式，将输入数据流和编码到专用寄存器模块中的数据进行比较；比特调制的逻辑还实现碰撞检测功能，持续检测发送串行数据端口上是否出现碰撞。
请继续参阅图1，所述数据接收通路包括比特数据处理和数据采集模块、帧解包模块和字节数据处理模块；比特数据处理和数据采集模块接收输入串行数据，同步串行协议还会接收帧同步脉冲，比特数据处理和数据采集模块在串行数据线的单bit数据总线接收数据，同步于采样时钟来采样数据；接着进行数据过滤和转化，之后分别传输给采样计数器、数据选择多路器模块和边沿检测模块，边沿检测模块检测数据线上的上升沿和下降沿；如图2所示。所述帧解包模块进行接收协议帧的解析，对数据进行处理，并通过所述字节数据处理模块发给总线接口。所述总线接口的可编程数据大小为4到32字节；数据路径信号和各自的发送/接收时钟相同步；采用异步FIFO实现。控制信号跨越时钟边界时，通过适当的同步器来进行信号同步。
所述可配置硬件IP电路结构中，通过标准帧格式进行发送、接收数据，标准帧格式包含如下字段：前导码、开始字符、双数据、双数据确认信号、单数据、单数据确认信号、数据完整性检查和停止信号。标准帧格式如图3所示，任何串行协议都能够映射到标准帧格式。
所述控制模块主要负责时钟和帧同步信号的生成，根据所配置协议的特性，可配置时钟和帧同步发生器位于控制模块中，生成输出时钟和帧同步信号。
所述专用寄存器模块使硬件在运行时可重新配置；所述专用寄存器模块具有时钟控制、串行外设控制、发送接收控制、帧同步控制、调制/解调控制、帧格式控制、数据完整性控制、中断和DMA控制、测试序列发生器控制和调试功能。
6pin的串行外设接口包括SDX串行数据发送线、SDR串行数据接收线、FSYNCX帧同步发送端口、FSYNCR帧同步接收端口、CLKX发送时钟线和CLKR接收时钟线。发送和接收时钟的选择取决于不同的时钟分频值和输入时钟选择。
所述外部接口包含一个可配置时钟发生器，支持各种不同的串行时钟；在串行外设接口和FIFO接口上提供loopback功能，且提供DMA接口和中断接口用于和外部主机接口进行通信。可配置电路结构方便了外部串行时钟的选择。
所述可配置硬件IP电路结构是软件可配置的，基于对专用寄存器模块的配置来产生串行协议；能够实现如下4种功能级别的配置：引脚/接口配置、协议配置、时钟配置和指定功能配置；4种功能级别是相互独立的，在编码新的配置时，用户可以编码全部或者任意的功能级别，来实现预期的功能，使用4种功能级别能够灵活的编码任意协议或者指定功能。
本发明提供了一种可配置硬件IP电路结构的实现方式，创新地采用可配置电路结构，将多个IP外设集成到一个可配置的IP上，这样在一个硬件IP上可实现多个串行或者音频接口。为了确保电路结构模块化，增强可测试性，使用了各种专用功能寄存器，这些寄存器用来控制各种硬件模块之间的时钟和帧同步协议。总线接口设计成与AMBA兼容的接口，可以方便的进行SoC系统的互连。硬件实现的7种重要的串行和音频协议有：I2S、IrDA、SPI、UART、I2C、AC97和PCM。和各自独立的实现各种串行协议相比，硬件IP占用更少的pin引脚，面积更小，逻辑门数量更少，节省了对芯片逻辑资源的消耗。该硬件IP的特点在于采用一种通用的标准帧格式，通过对专用功能寄存器的配置，7种串行或音频总线协议可以映射到通用的标准帧格式，从而在一个可配置硬件IP上实现多个串行或音频总线协议。
具体配置过程如下：先进行时钟复位和控制配置，之后是帧同步配置，然后进行开始、停止、前导码和确认信号的配置，然后进行字节调制/解调器的相关配置，接下来进行FIFO和数据队列单元配置，然后是CRC和奇偶校验配置，接着进行帧格式和帧间隔配置，然后进行中断和DMA配置，之后进行发送接收数据控制寄存器的配置，然后进行采样计数器的配置，等待时钟等操作准备就绪后，即进行数据的发送接收，其配置流程图如图4所示。
系统实施方案集成细节如图5所示，配置寄存器通过APB总线来访问，使用DMA引擎来发送接收数据，INTERGEN_SEL用来配置中断，可以为脉冲中断或者电平中断。
在控制引脚pin的使用方面，将可配置硬件IP的CLKX和FSYNCX分别配置复用成SCK和SS信号后，可以实现SPI Master功能，将可配置硬件IP的CLKR和FSYNCR分别配置成SCK和SS信号后，可以实现SPI Slave功能。将可配置硬件IP的CLKX和FSYNCX分别配置成SCK和WS信号后，可以实现I2S Master功能，将可配置硬件IP的CLKR和FSYNCR分别配置成SCK和WS信号后，可以实现I2S Slave功能。其它协议与此类似配置，即可实现相应协议的复用。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种可配置硬件IP电路结构，其特征在于，包括：
数据模块，包括数据发送通路和数据接收通路，实现发送、接收数据；
控制模块，包括可配置时钟和帧同步发生器，用于生成时钟和帧同步信号；
专用寄存器模块，使硬件在运行时可重新配置；
外部接口，包括与主机进行通信的总线接口、DMA接口、中断接口、FIFO接口和串行外设接口。
2.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述数据发送通路包括字节数据处理模块、数据存储和帧打包模块和比特数据处理模块；
所述字节数据处理模块包括数据对齐模块和字节调制模块；数据对齐模块用于进行数据填充、交换和数据完整性检查，其中数据完整性检查通过内部的CRC引擎和奇偶校验模块实现；针对需要进行字节调制的协议，通过字节调制模块来调制输入数据；
所述数据存储和帧打包模块由数据存储模块和帧打包模块组成；所述数据存储模块采用基于FIFO的内存单元，能够对连续的数据流进行处理；所述帧打包模块根据所配置的协议和帧结构来构造特定格式的帧，将输入数据进行串行处理；
所述比特数据处理模块对串行数据进行编码，并对其进行比特调制；其中比特调制的逻辑为调整输入数据流到所需的格式，比特调制的逻辑还实现碰撞检测功能。
3.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述数据接收通路包括比特数据处理和数据采集模块、帧解包模块和字节数据处理模块；
比特数据处理和数据采集模块接收输入串行数据，比特数据处理和数据采集模块在串行数据线接收数据，同步于采样时钟来采样数据；接着进行数据过滤和转化，之后分别传输给采样计数器、数据选择多路器模块和边沿检测模块，边沿检测模块检测数据线上的上升沿和下降沿；
所述帧解包模块进行接收协议帧的解析，对数据进行处理，并通过所述字节数据处理模块发给总线接口。
4.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述总线接口的可编程数据大小为4到32字节；数据路径信号和各自的发送/接收时钟相同步；控制信号跨越时钟边界时，通过适当的同步器来进行信号同步。
5.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述可配置硬件IP电路结构中，通过标准帧格式进行发送、接收数据，标准帧格式包含如下字段：前导码、开始字符、双数据、双数据确认信号、单数据、单数据确认信号、数据完整性检查和停止信号。
6.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述控制模块根据所配置协议的特性，生成输出时钟和帧同步信号。
7.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述专用寄存器模块使硬件在运行时可重新配置；所述专用寄存器模块具有时钟控制、串行外设控制、发送接收控制、帧同步控制、调制/解调控制、帧格式控制、数据完整性控制、中断和DMA控制、测试序列发生器控制和调试功能。
8.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述串行外设接口包括SDX串行数据发送线、SDR串行数据接收线、FSYNCX帧同步发送端口、FSYNCR帧同步接收端口、CLKX发送时钟线和CLKR接收时钟线。
9.如权利要求1所述的可配置硬件IP电路结构，其特征在于，所述外部接口包含一个可配置时钟发生器，支持各种不同的串行时钟；在串行外设接口和FIFO接口上提供loopback功能，且提供DMA接口和中断接口用于和外部主机接口进行通信。
10.如权利要求1-9任一项所述的可配置硬件IP电路结构，其特征在于，所述可配置硬件IP电路结构是软件可配置的，基于对专用寄存器模块的配置来产生串行协议；能够实现如下4种功能级别的配置：引脚/接口配置、协议配置、时钟配置和指定功能配置；4种功能级别是相互独立的，使用4种功能级别能够灵活的编码任意协议或者指定功能。
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